[发明专利]双斜坡双沿向上计数模数转换装置及其转换方法

说明书

本发明提供一种双斜坡双沿向上计数模数转换装置及其转换方法，其中的装置包括斜坡发生器、比较器、高速时钟、低速时钟、数字逻辑电路和数据处理器；斜坡发生器用于产生斜率相同且方向相反的两个斜坡信号；将像素信号和两个斜坡信号输入到比较器的两个输入端，数字逻辑电路根据比较器的输出信号、高速时钟和低速时钟计算出低速和高速时钟计数脉冲，还根据高速时钟与高速时钟脉冲控制信号计算出额外位计数脉冲，分别输入到高位计数器、低位计数器、额外位计数器进行向上计数；数据处理器根据高位计数器、低位计数器、额外位计数器的计数值计算出像素信号电压的量化数值。本发明可降低斜坡发生器复位时的功耗及计数器的设计复杂度。

技术领域

本发明涉及模数转换技术领域，特别涉及一种双斜坡双沿向上计数模数转换装置及其转换方法。

背景技术

列级模数转换器(ADC，Analog to Digital Converter)结构已广泛应用于现代CMOS图像传感器设计中，斜坡ADC是列级ADC常用的电路结构。对于传统的双斜坡ADC，其斜坡信号如图1所示，在对单个像素进行转换时有两个斜坡信号串行输出，第一个斜坡信号摆幅较小，第二个斜坡信号摆幅比较大，两个斜坡信号的方向一致，且斜率相同。第一个斜坡信号用于转换复位电压，第二个斜坡信号用于复位信号电压。

传统的双斜坡ADC的理想双斜坡信号与实际双斜坡信号如图2所示，第一个斜坡信号由V1复位到V0所需的稳定时间为T1，第二个斜坡信号从V2复位到V0所需的稳定时间为T2，因此双斜坡ADC复位所需的稳定时间为T1+T2，从而可知，斜坡信号复位时需要的稳定时间较长，在一定程度上增加了双斜坡ADC的转换时间，导致斜坡信号复位时消耗的功耗大。

传统的双斜坡ADC的双沿计数原理如图3和图4所示，采用双沿双路时钟对相应计数区间进行计数。两路时钟信号频率一高一低，两路时钟信号与总计数区间通过计数控制逻辑单元产生低速计数脉冲和高速计数脉冲。

计数区间的大部分时间用低速时钟进行计数，只有当比较器翻转时刻与低速时钟的下降沿小于一个低速时钟周期时，才改用高速时钟进行计数。这种计数方式类似于用直尺对长度进行测量读取，首先以厘米为单位进行读取，之后以毫米为单位进行读取。与全采用毫米为单位进行读取没有任何精度上的差别，但是读取速度却可以快很多倍。采用高低两路不同频率的时钟进行计数，不能提升模数转换的速度，但是却可以大幅降低计数器的总计数次数，带来功耗的降低。

需要计数的计数区间为计数区间1和计数区间2，计数低速时钟脉冲的计数器一直向上计数。由图3可知，在计数区间1，低速时钟脉冲使能的左侧脉冲少计一段。同理，在计数区间2，低速脉冲使能的右侧多计一段，也就是高速时钟脉冲使能对应的波形，因而高速时钟脉冲需先向上计数再向下计数，由此导致高位计数器需同时具备向上和向下的计数功能。

高速时钟脉冲使能1和高速时钟脉冲使能2分别为高速时钟控制信号被高速时钟的下降沿和上升沿采样的延时信号。由图4可知，高速时钟脉冲使能1的左端到比较器的第一个翻转沿之间少计数一个时钟沿；而高速时钟脉冲使能2可以捕获高速时钟脉冲使能1少计的这一个时钟沿。同理，高速时钟脉冲使能1的最右侧到比较器的第二个翻转沿多计一个时钟沿，而高速时钟脉冲使能2计数准确。

因此，需要额外位计数器对高速时钟脉冲脉冲使能1最左侧少计的时钟沿进行向上计数，对高速时钟脉冲脉冲使能1最右侧多计的时钟沿进行向下计数。基于额外位计数器的计数值，对高速时钟脉冲使能1与高速时钟脉冲使能2进行简单的逻辑处理，得到高速时钟脉冲脉冲使能1最左侧少计的时钟沿以及最右侧多计的时钟沿。这就需要额外位计数器需同时具备向上向下计数的功能。

由于额外位计数器与高位计数器均需要同时具备向上和向下的计数功能，所以增加了计数器的设计复杂度，同时增加了计数器所占的版图面积。

发明内容