[发明专利]一种模块化的标准UART接口逻辑IP核

说明书

本发明提供了一种模块化的标准UART接口逻辑IP核，串并转换模块将UART串行输入数据转换为并行数据，并写入到接收FIFO模块中，接收FIFO模块用于缓存接收数据，中断处理模块完成接收溢出和接收超时中断信号产生，寄存器配置模块通过局部并行总线管理模块获取CFG_DIN，配置接收和发送FIFO深度、中断使能、中断触发深度、接收超时时间、双工模式，发送FIFO模块用于缓存发送数据，并串转换模块将并行输入数据转换为串行数据输出，局部并行总线管理模块用于实现局部并行总线的地址锁存和译码。本发明实现局部并行总线到UART协议的转换，形成模块化的标准UART接口，提高UART接口的通用性和可移植性，采用模块化的设计方法，提高了接口电路的灵活性和扩展性。

技术领域

本发明涉及嵌入式系统设计领域，是一种接口逻辑IP核。

背景技术

UART是一种通用串行数据总线，用于异步通信。该总线为双向总线，可以实现全双工数据发送和接收。在嵌入式系统中，基于UART协议的RS422接口和RS485接口被广泛应用。

目前在机载设备中，基于UART协议的RS422接口和RS485接口主要选用协议芯片或者FPGA硬件平台集成的IP库实现数据的接收和发送控制，该方式由于采用固化IP核或协议芯片，占用了大量硬件资源，无法快速实现不同平台的平移，降低了软件的自主性可移植性；并且IP核内部对用户不可见，无法监控内部数据流和寄存器状态，对于用户使用存在一定的风险。因此如何设计一种模块化的标准UART接口，实现不同平台间UART接口的快速移植及内部数据监控，提高产品研发效率，是迫切需要解决的技术问题。

发明内容

为了克服现有技术的不足，本发明提供一种模块化的标准UART接口逻辑IP核，本发明是实现一种标准UART接口，实现局部并行总线到UART协议的转换，形成模块化的标准UART接口，提高UART接口的通用性和可移植性。

本发明采用标准Verilog语言完成，采用模块化的设计方法，提高了接口电路的灵活性和扩展性。

本发明解决其技术问题所采用的技术方案是：

一种模块化的标准UART接口逻辑IP核，包括串并转换模块、接收FIFO模块、中断处理模块、寄存器配置模块、发送FIFO模块、并串转换模块和局部并行总线管理模块。

串并转换模块将UART串行输入数据转换为并行数据RX_DIN，并写入到接收FIFO模块中；接收FIFO模块用于缓存接收数据，接收FIFO模块的写入端口连接串并转换模块的并行数据输出RX_DIN，读出端口连接局部并行总线管理模块的输入RX_DOUT，接收FIFO模块中数据数量端口DATA_CNT接中断处理模块；中断处理模块完成接收溢出和接收超时中断信号产生，中断处理模块通过DATA_CNT监测接收FIFO模块中的数据，当接收到的数据量达到中断触发深度或接收时间超出阈值，产生中断信号IRQ；同时中断处理模块接收局部并行总线管理模块的IRQ_SET 16位并行信号，该信号用于设置中断触发深度和接收超时时间阈值；寄存器配置模块用于对接收FIFO模块、发送FIFO模块和中断处理模块进行工作模式配置，寄存器配置模块通过局部并行总线管理模块获取CFG_DIN，配置接收和发送FIFO深度、中断使能、中断触发深度、接收超时时间、双工模式；发送FIFO模块用于缓存发送数据，发送FIFO模块的写入端口TX_DIN连接局部并行总线管理模块，读出端口TX_DOUT和FIFO空指示信号EMPTY均连接并串转换模块；并串转换模块将并行输入数据转换为串行数据输出，该模块输入端接发送FIFO模块的读出端口TX_DOUT和FIFO空指示信号EMPTY，当EMPTY无效时，该模块读取FIFO中的数据，完成并串转换并输出，直至EMPTY信号有效；局部并行总线管理模块用于实现局部并行总线的地址锁存和译码。

所述串并转换模块、接收FIFO模块、中断处理模块、寄存器配置模块、发送FIFO模块、并串转换模块和并行总线管理模块均通过Verilog代码实现。