[发明专利]一种基于VPX机箱的多通道窄带数据总线传输方法有效
申请号: | 202111572917.5 | 申请日: | 2021-12-21 |
公开(公告)号: | CN114416628B | 公开(公告)日: | 2023-05-23 |
发明(设计)人: | 程田丰;侯树艳;任河星;陈正茂;黄练兵 | 申请(专利权)人: | 北京航天晨信科技有限责任公司 |
主分类号: | G06F13/42 | 分类号: | G06F13/42;G06F13/16 |
代理公司: | 中国航天科工集团公司专利中心 11024 | 代理人: | 张国虹 |
地址: | 102308 北京市*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 基于 vpx 机箱 通道 窄带 数据 总线 传输 方法 | ||
1.一种基于VPX机箱的多通道窄带数据总线传输方法,其特征在于具体步骤为:
第一步 搭建基于VPX机箱的多通道窄带数据总线传输系统
基于VPX机箱的多通道窄带数据总线传输系统,包括:时隙映射表模块、数据缓存及时隙查找模块、时隙映射写模块、读数据及总线输出模块、总线时隙取数模块、数据缓存模块、串口发数取数模块、K口发数取数模块与总线时隙放数模块;所述数据缓存及时隙查找模块的数量与系统内窄带通信功能板卡与端机板卡的总数量一致;
数据缓存及时隙查找模块与时隙映射表模块相连,并且通过STBUS总线与总线时隙放数模块相连,时隙映射写模块与数据缓存及时隙查找模块相连,读数据及总线输出模块与时隙映射写模块相连,总线时隙取数模块通过STBUS总线与读数据及总线输出模块相连,数据缓存模块与总线时隙取数模块及总线时隙放数模块相连,串口发数取数模块及K口发数取数模块均与数据缓存模块相连;
第二步 时隙映射表模块存储时隙表
时隙映射表模块存储256个表项,每个表项共4个字节,第一个字节存储板卡ID,即板卡的身份标识,第二个字节存储此板卡需要放置在STBUS总线DATA_OUT信号的起始时隙位置,第三个字节存储此板卡需要放置在DATA_OUT信号的结束时隙位置,第四个字节为预留字节;
第三步 数据缓存及时隙查找模块查找板卡数据缓存及板卡时隙
数据缓存及时隙查找模块缓存STBUS总线窄带通信功能板卡或端机板卡的DATA_IN数据,在每个STBUS帧周期开始前清空缓存数据,并于STBUS帧周期开始时重新开始缓存,即从第零时隙开始缓存板卡数据;缓存DATA_IN信号的第零个时隙数据内容为此板卡的板卡ID,此后缓存的数据为此板卡的通信数据,通过板卡ID在时隙映射表模块的时隙映射表中查找起始时隙位置和结束时隙位置;
第四步 时隙映射写模块映射数据
时隙映射写模块在每个STBUS帧周期内依次访问每个数据缓存及时隙查找模块,根据每路板卡ID对应的起始时隙及结束时隙把缓存的板卡通信数据映射存储到RAM中,例如某板卡ID对应的起始时隙为20,结束时隙为25,则把此板卡ID缓存的板卡通信数据依次存储到RAM地址20至RAM地址25的空间里,即只存储此板卡前6个字节的板卡通信数据,数据缓存及时隙查找模块中剩余的缓存数据认为是无效数据,不进行处理,时隙映射写模块每个STBUS帧周期写完一块RAM,RAM空间为128字节,下一个STBUS帧周期写另外一块RAM,通过RAM0及RAM1两块RAM实现乒乓存储数据;
第五步 读数据及总线输出模块输出STBUS总线信号
读数据及总线输出模块与时隙映射写模块对RAM0及RAM1进行乒乓读写操作,即在一个STBUS帧周期里当与时隙映射写模块对RAM0进行写操作时则读数据及总线输出模块对RAM1进行读操作,不会同时对同一块RAM进行读写操作,读数据及总线输出模块在STBUS每个STBUS帧周期开始时开始访问时隙映射写模块中的RAM空间,依次把RAM空间0地址至127地址的数据内容放置到STBUA总线DATA_OUT信号线的第0时隙至127时隙,并且输出STBUS总线的FS信号及CLK信号;
第六步 总线时隙取数模块实现从STBUS总线上取数
总线时隙取数模块按照标准STBUS总线的接口时序要求从STBUS总线的时隙上获取数据,端机及窄带通信板卡已经规定了互相通信的接收时隙,窄带通信功能板卡或端机板卡根据需要从STBUS总线上接收时隙位置取数即可,根据板卡的功能需要把取来的数据放置到数据缓存模块;
第七步 数据缓存模块缓存K口及串口数据
数据缓存模块缓存从STBUS总线读取的串口及K口数据以及需要放置到STBUS总线上的串口及K口数据;
第八步 串口发数取数模块从数据缓存模块中读取串口数据及写入串口数据
串口发数取数模块从数据缓存模块中读取串口数据及写入串口数据,每一个STBUS帧周期完成一次读取操作及一次写入操作,串口数据通常由3个字节组成,第1个字节为串口有效标志字节,其中8’h03代表第2和第3字节数据有效,8’h01代表第2字节数据有效且第3字节数据无效,8’h00代表第2和第3字节数据无效,第2和第3字节传输串口数据帧,帧传输协议符合SLIP协议,帧头帧尾均为C0;
第九步 K口发数取数模块读取K口数据及写入K口数据
K口发数取数模块从数据缓存模块中读取K口数据及写入K口数据,每一个STBUS帧周期完成一次读取操作及一次写入操作,K口数据通常由2个字节组成,2个字节对应传统128kbps K口串行数据的16位;
第十步 总线时隙放数模块输出STBUS总线的DATA_IN信号
总线时隙放数模块从数据缓存模块读取缓存模块中的数据,按照相关组合要求放置到STBUS总线的DATA_IN信号上,第零时隙放置板卡ID,从第一时隙开始传输多路数据,每路数据包含6个字节数据,每路数据前三字节为串口数据,中间两个字节为K口数据,剩余一个字节预留;每路数据之间没有空闲时隙,依次放置到DATA_IN信号上;
至此,实现了基于VPX机箱的多通道窄带数据总线传输。
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