[发明专利]一种应用于SOI-FinFET工艺下的H型鳍硅结构ESD防护装置

说明书

本发明涉及半导体技术领域中的集成电路静电防护可靠性设计，具体为一种应用于SOI‑FinFET工艺下的H型鳍硅结构ESD防护装置；以SOI衬底为基础，制备得到纵向鳍硅、横向鳍硅、介质和栅电极；纵向鳍硅包含纵向鳍硅一和纵向鳍硅二；纵向鳍硅一包含第一类和第二类两种半导体类型的掺杂区域，纵向鳍硅二为第二类半导体类型，横向鳍硅为第二类半导体类型，纵向鳍硅一、纵向鳍硅二和横向鳍硅三者共同形成H型鳍硅结构且电学相连接，载流子控制区域仅为纵向鳍硅一、纵向鳍硅二和横向鳍硅的一部分；能够在SOI‑FinFET工艺下实施得到新型ESD防护装置，该装置不同于Bulk‑FinFET工艺相关静电防护技术中必须利用绝缘层下的衬底，为SOI‑FinFET工艺提供了一种良好的静电防护方法。

技术领域

本发明涉及半导体技术领域中的集成电路静电防护可靠性设计，具体为一种应用于SOI-FinFET工艺下的H型鳍硅结构ESD防护装置。

背景技术

随着半导体器件尺寸的不断缩小，晶体管沟道也在不断缩短。集成电路制造工艺技术的特征尺寸按比例缩小到22nm时，短沟道效应愈发严重，仅仅依靠提高沟道的掺杂浓度、降低源漏结深和缩小栅氧化层厚度等技术来改善传统平面型晶体管结构的短沟道效应遇到了瓶颈，器件亚阈值电流成为妨碍工艺进一步发展的主要因素。尽管提高器件沟道掺杂浓度可以在一定程度上抑制短沟道效应，然而高掺杂的沟道会增大库伦散射，使载流子迁移率下降，导致器件的速度进一步降低。对传统MOSFET而言，电子可以自由在源漏之间穿行，使得晶体管失去其开关作用。FinFET是45nm以下制程出现的，在14nm以下制程被普遍采用的一种新式的三维半导体结构。这种三维结构有效地克服了随着平面MOSFET的尺寸日益下降所带来的越来越显著的短沟道效应，通过三个侧面控制沟道，大大提高了对沟道的控制能力，减小了泄漏电流。

目前，比较主流的FinFET工艺包括Bulk(体硅)-FinFET和SOI-(绝缘体上硅)FinFET两大类。由于存在埋氧层，在SOI衬底上实现FinFET制作较容易，且源漏之间、器件之间形成自然的电学隔离，可以有效抑制漏电和避免闩锁效应。器件的延迟、动态功耗更低。然而，对SOI-FinFET的静电防护问题来说存在不小的挑战。

其一，FinFET的工艺技术与平面型MOSFET的工艺技术是不兼容的，FinFET前段工艺制程采用了立体结构，同时包括HKMG技术和应变硅技术，后段是大马士革结构的铜制程。传统的MOSFET静电防护方法不再适用于FinFET的工艺技术。

其二，FinFET型的器件由于电流流经沟道的硅材料体积的区域非常的小，若干个沟道之中一个或者几个发生热击穿烧毁的概率非常大，整体的静电防护性能迅速下降。围绕FinFET型ESD防护装置，对比目前存在的多项FinFETESD相关专利(CN201310042256.4，CN201810126004.2，CN201880001727.8，US15285985，US13690179，US14450612，PCT/CN2018/106323)所公布的技术都为利用衬底层作为有源区形成多种静电防护装置，但对于SOI-FinFET型器件，由于绝缘层的存在，这一系列方法已然失效。

所以现有技术中需要针对SOI-FinFET型器件寻找新的有效的静电防护装置。

发明内容

为了解决这一问题，本发明提出了一种应用于SOI-FinFET工艺下的H型鳍硅结构ESD防护装置，可有效解决SOIFinFET型器件的静电防护问题。

为解决上述技术问题，本发明所采用的技术方案为：一种应用于SOI-FinFET工艺下的H型鳍硅结构ESD防护装置，包括：