[发明专利]数据解析方法、装置、设备及介质

说明书

本公开提供一种数据解析方法、装置、设备及介质。所述数据解析方法包括：获取待解析数据以及指示所述待解析数据中数据包的开始位置的指示标志；将所述待解析数据和所述指示标志分割为至少一个数据段；将所述至少一个数据段中的每个数据段输入到与所述每个数据段对应的状态机，得到与每个第一数据段对应的解析指示；基于与所述每个第一数据段对应的解析指示，对所述待解析数据进行解析。本公开提供的数据解析方法可以满足在各种场景下对待解析数据进行解析，以提取出待解析数据中的相关数据，具有快速、灵活、应用范围广的特点。

技术领域

本公开涉及数据处理领域，更具体地，涉及一种数据解析方法、装置、设备及介质。

背景技术

在2002年完成的高速串行计算机扩展总线标准(peripheral componentinterconnect express，PCIe)是新一代的总线和接口标准，其采用了目前业界流行的点对点串行链接。相比采用PCI以及更早期的计算机总线的共享并行架构的设备，采用PCIe的每个设备都有自己的专用连接，可以将传输率提高到PCI所不能提供的高带宽。

PCIe的接口根据总线位宽不同而有所差异，包括X1/X2/X4/X8/X12/X16(其中，1、2、4、8、12和16表示数据通道的数量)。例如，用于取代加速图像处理端口(AcceleratedGraphics Port，AGP)接口的PCIe接口的位宽为X16，其将可以提供到5GB/s的带宽。

PCIe目前有5个版本，分别是PCIe Gen1、PCIe Gen2、PCIe Gen3、PCIe Gen4和PCIeGen5，它们的数据传输速率分别为2.5GT/s，5GT/s，8GT/s,16GT/s和32GT/s。

随着PCIe带宽的提升，数据通路的位宽也需要做出相应的提升，具体关系为数据通路位宽＝PCIe速率*位宽/数据通路时钟频率。例如，对于PCIe Gen3,x4而言，此时PCIe带宽为8GT/s*4；当数据通路时钟频率为125Mhz时，数据通路位宽需大于等于256bits；当数据通路时钟频率为250MHz时，数据通路位宽需大于等于128bits。再例如，对于PCIe Gen5,x16而言，此时PCIe带宽为32GT/s*16；当数据通路时钟频率为1Ghz时，数据通路位宽需大于等于512bits。

伴随着科技的不断发展，对PCIe的应用要求也越来越高，对高带宽高速率(如PCIeGen5，x16)场景的应用也越来越广泛，因此，对于高带宽高速率场景下的数据包解析的需求也越来越广泛。

发明内容

针对上述问题，本公开提供一种数据包解析方法，本公开提供的数据包解析方法可以满足在各种场景下(特别是高带宽高速率场景下)对待解析数据进行解析，以提取出待解析数据中的相关数据，具有快速、灵活、应用范围广的特点。

本公开实施例提供一种数据解析方法，包括：获取待解析数据以及指示所述待解析数据中数据包的开始位置的指示标志；将所述待解析数据和所述指示标志分割为至少一个数据段，其中，所述至少一个数据段中的每个数据段包括第一数据段和第二数据段，其中，第一数据段是对所述待解析数据进行分割所得到的数据段，第二数据段是对所述指示标志进行分割所得到的与第一数据段对应的第二数据段；将所述至少一个数据段中的每个数据段输入到与所述每个数据段对应的状态机，得到与每个第一数据段对应的解析指示；基于与所述每个第一数据段对应的解析指示，对所述待解析数据进行解析。

根据本公开实施例，其中，将所述待解析数据和所述指示标志分割为至少一个数据段，包括：按照数据位从高到低或从低到高的顺序，将所述待解析数据和所述指示标志分割为所述至少一个数据段，其中，所述至少一个数据段包括相同数量或不同数量的数据位。

根据本公开实施例，其中，所述基于与所述每个第一数据段对应的解析指示，对所述待解析数据进行解析，包括：基于所述解析指示，从所述待解析数据中提取所述待解析数据中包括的报头和有效数据。