[发明专利]半导体器件的制造方法

说明书

本发明提供了一种半导体器件的制造方法，包括：提供一衬底，所述衬底包括基底及凸出于所述基底的鳍部；形成衬垫层，所述衬垫层覆盖所述基底并部分填充于相邻的鳍部之间；形成牺牲层，所述牺牲层覆盖暴露于所述衬垫层之外的鳍部的外壁，所述牺牲层的材质与所述鳍部的材质相同；以及，利用至少部分所述牺牲层形成栅氧层，所述栅氧层覆盖所述鳍部。本发明中，利用与鳍部相同材质的牺牲层覆盖于鳍部的表面以补偿已消耗的鳍部，并且预补偿后续待消耗的鳍部，以解决半导体器件制造过程中鳍部硅损耗而导致的线宽损失问题。另外，该牺牲层形成于衬垫层之后，还可使得半导体器件在之前的工艺过程中具有较大的工艺集成窗口，以利于相应工艺的执行。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件的制造方法。

背景技术

随着半导体器件特征尺寸按摩尔定律等比缩小，芯片集成度不断提高，出现的众多负面效应使传统的平面型MOS晶体管发展到22nm技术节点时遇到了瓶颈，尤其是短沟道效应(SCE)显著增大，导致器件关态电流急剧增加；从16/14nm技术节点起，器件中引入了鳍部(FIN)以增大栅围绕沟道的面积，加强了栅对沟道的控制，从而有效地缓解了平面器件中出现的短沟道效应。

以鳍式场效应半导体器件的制造工艺为例，从蚀刻衬底形成鳍部至在鳍部的外壁形成栅氧层的过程中，需经过多次的湿法清洗、灰化和氧化等工艺步骤，并且在上述工艺步骤中均会蚀刻或消耗掉一部分鳍部的硅，造成鳍部上硅的损耗，从而造成鳍部的线宽损失(CD loss)，进而影响半导体器件的宽长比。上述现象随着半导体器件特征尺寸的进一步缩小而愈加明显，严重影响半导体器件的性能。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，以解决半导体器件制造过程中鳍部硅损耗而导致的线宽损失问题。

为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括：提供一衬底，所述衬底包括基底及凸出于所述基底的鳍部；形成衬垫层，所述衬垫层覆盖所述基底并部分填充于相邻的鳍部之间；形成牺牲层，所述牺牲层覆盖暴露于所述衬垫层之外的鳍部的外壁，所述牺牲层的材质与所述鳍部的材质相同；以及，利用至少部分所述牺牲层形成栅氧层，所述栅氧层覆盖所述鳍部。

可选的，所述鳍部的材质包括硅。

可选的，所述牺牲层利用外延工艺形成。

可选的，所述牺牲层的厚度为10埃～50埃。

可选的，所述衬垫层的形成方法包括：形成第一衬垫层，所述第一衬垫层覆盖所述鳍部的外壁及所述基底的表面；形成第二衬垫层，所述第二衬垫层覆盖所述第一衬垫层并填充于所述鳍部之间及所述鳍部之上；回蚀刻预定高度的第一衬垫层及第二衬垫层，暴露部分所述鳍部的外壁，并以剩余的第一衬垫层及第二衬垫层为所述衬垫层。

可选的，所述第一衬垫层是利用ISSG工艺或ALD工艺形成的氧化硅。

可选的，所述第二衬垫层是利用FCVD工艺形成的氧化硅。

可选的，形成所述牺牲层后及形成所述栅氧层前，包括：形成填充层，所述填充层覆盖所述衬垫层且填充所述鳍部之间并延伸覆盖至所述牺牲层的上方；回蚀刻部分所述填充层以暴露所述牺牲层的顶壁；执行离子注入工艺；去除剩余的所述填充层，以暴露所述衬垫层及所述牺牲层。

可选的，利用ISSG工艺或ALD工艺于所述牺牲层的表面形成所述栅氧层。

可选的，所述半导体器件是鳍式场效应管晶体管。

综上所述，本发明在形成栅氧层前，利用与鳍部相同材质的牺牲层覆盖于鳍部的表面以补偿已消耗的部分鳍部，并且预补偿后续待消耗的部分鳍部，从而解决半导体器件制造过程中因鳍部损失而导致鳍部线宽损失问题。另外，该牺牲层形成于衬垫层之后，还可使得半导体器件在形成衬垫层之前的工艺过程中具有较大的工艺集成窗口，以利于对应工艺的执行。

附图说明