[发明专利]一种基于FPGA的PROFIBUS-DP从站控制系统

权利要求书

1.一种基于FPGA的PROFIBUS-DP从站控制系统，PROFIBUS-DP从站和PROFIBUS-DP主站连接到PROFIBUS-DP总线上，其特征在于，包括FPGA芯片和若干扩展外设，所述FPGA芯片连接所述扩展外设和所述PROFIBUS-DP总线；

在所述FPGA芯片中，通过逻辑设计实现了逻辑模块和MCU软核，所述逻辑模块接收所述PROFIBUS-DP总线发送的数据并对所述PROFIBUS-DP总线发送的数据进行预处理后发送至所述MCU软核，所述MCU软核对所述逻辑模块发送的数据进行解析，并根据解析数据执行对所述PROFIBUS-DP主站、所述扩展外设和自身的控制。

2.如权利要求1所述的一种基于FPGA的PROFIBUS-DP从站控制系统，其特征在于，所述MCU软核根据所述解析数据将自身存储的数据和/或获取的所述扩展外设的数据发送至所述逻辑模块。

3.如权利要求1所述的一种基于FPGA的PROFIBUS-DP从站控制系统，其特征在于，所述逻辑模块包括UART子模块和信号缓冲子模块，所述UART子模块接收所述PROFIBUS-DP总线发送的数据并发送至所述信号缓冲子模块，所述信号缓冲子模块接收所述UART子模块发送的数据并进行预处理后发送至所述MCU软核；或者，所述信号缓冲子模块接收所述MCU软核发送的数据并进行数据打包后发送至所述UART子模块。

4.如权利要求3所述的一种基于FPGA的PROFIBUS-DP从站控制系统，其特征在于，所述PROFIBUS-DP总线发送的数据为串行数据，所述信号缓冲子模块发送至所述UART子模块的数据为并行数据；所述UART子模块包括数据接收单元、数据发送单元和波特率发生单元，所述数据接收单元接收所述PROFIBUS-DP总线发送的串行数据，所述数据发送单元将所述信号缓冲子模块发送的并行数据转为串行数据后发送至所述PROFIBUS-DP总线上，所述波特率发生单元提供波特率时钟信号给所述数据接收单元和所述数据发送单元。

5.如权利要求4所述的一种基于FPGA的PROFIBUS-DP从站控制系统，其特征在于，所述波特率发生单元包括波特率自动检测子单元和波特率手动配置子单元，所述波特率自动检测子单元或所述波特率手动配置子单元向所述数据接收单元和所述数据发送单元提供所述波特率时钟信号。

6.如权利要求4或5所述的一种基于FPGA的PROFIBUS-DP从站控制系统，其特征在于，所述数据接收单元在所述波特率时钟信号下对所述PROFIBUS-DP总线发送的串行数据进行双沿采样并将采样数据发送所述信号缓冲子模块。

7.如权利要求3所述的一种基于FPGA的PROFIBUS-DP从站控制系统，其特征在于，所述信号缓冲子模块包括数据缓存单元、协议预处理单元和总线数据接口单元，所述数据缓存单元和所述协议预处理单元依次将所述UART子模块发送的数据进行缓存和预处理后通过所述总线数据接口单元发送至所述MCU软核；或者，所述MCU软核发送的数据通过所述总线数据接口单元后依次被所述协议预处理单元和所述数据缓存单元进行数据打包和缓存并发送至所述UART子模块。

8.如权利要求7所述的一种基于FPGA的PROFIBUS-DP从站控制系统，其特征在于，所述数据缓存单元包括数据接收缓存子单元和数据发送缓存子单元，所述协议预处理单元包括协议预解析子单元和协议打包子单元，所述总线数据接口单元包括总线数据接收缓存子单元、总线数据发送缓存子单元、总线数据接收接口和总线数据发送接口；

其中，所述数据接收缓存子单元、所述协议预解析子单元和所述总线数据接收缓存子单元依次将所述UART子模块发送的数据进行缓存、预解析和数据转换后通过所述总线数据接收接口发送至所述MCU软核；或者，

所述MCU软核发送的数据通过所述总线数据发送接口后依次被所述总线数据发送缓存子单元、所述协议打包子单元和所述数据发送缓存子单元进行数据转换、数据打包和缓存并发送至所述UART子模块。