[发明专利]PET系统中减少time walk的装置及方法

权利要求书

1.一种PET系统中减少time walk的装置，其特征在于，包括：

高阈DAC、低阈DAC、高阈值比较器、低阈值比较器、延迟电路、逻辑与门和TDC；

所述高阈DAC的输出端连接高阈值比较器的第一输入端；

所述低阈DAC的输出端连接低阈值比较器的第一输入端，

探测器输出端连接所述高阈值比较器的第二输入端和低阈值比较器的第二输入端；

所述高阈值比较器的输出端连接所述逻辑与门的第一输入端；

所述低阈值比较器的输出端经由延迟电路连接所述逻辑与门的第二输入端；

所述逻辑与门的输出端输出时间脉冲信号至TDC；

所述高阈值比较器的输出端输出数字选通信号，所述低阈值比较器的输出端输出数字脉冲信号；

所述高阈DAC的输出端输出高阈值电平信号，所述低阈DAC的输出端输出低阈值电平信号。

2.根据权利要求1所述的装置，其特征在于：

所述高阈值电平信号为比511Kev的时间信号低的电平信号；

所述低阈值电平信号覆盖噪声带的底部到高部的电压；

延迟电路的延迟时间范围为8～16ns。

3.根据权利要求1所述的装置，其特征在于：

延迟电路为单稳态触发器；

所述单稳态触发器没有接收到高电平的脉冲信号时，保持稳态输出低电平的脉冲信号；

所述单稳态触发器在接收到高电平的脉冲信号时，经过延迟时间后，从稳态翻转到暂态，输出高电平的脉冲信号；

所述单稳态触发器在输出高电平的脉冲信号之后，自动返回到稳态。

4.根据权利要求3所述的装置，其特征在于：

通过调整所述单稳态触发器的RC参数来调整延迟时间。

5.根据权利要求1所述的装置，其特征在于：

延迟电路、逻辑与门和TDC集成在FPGA中实现；所述延迟电路通过FPGA的IDELAY配置成固定延迟模式；

在FPGA内部，采用查找表实现逻辑与门，即将逻辑与门的真值表写入RAM，对第一输入端和第二输入端输入的信号，输入两个地址进行查表，找出地址对应的信息，然后输出。

6.一种基于权利要求1至5任一所述的PET系统中减少time walk的装置的方法，其特征在于，包括：

高阈DAC输出的高阈值电平信号和探测器输出的时间信号经过高阈值比较器输出数字选通信号；

当探测器输出的时间信号的电压高于低阈DAC输出的低阈值电平信号时，低阈值比较器输出数字脉冲信号至延迟电路，经由延迟电路延迟之后，进入到逻辑与门，经由逻辑与门对延迟的数字脉冲信号和逻辑选通信号相与，通过逻辑与门的延迟脉冲信号进入TDC进行时间测量，实现减少time walk。

7.根据权利要求6所述的方法，其特征在于，

当探测器输出的时间信号的电压高于高阈DAC输出的高阈值电平信号时，所述高阈值比较器输出逻辑选通1信号；

当探测器输出的时间信号的电压低于高阈DAC输出的高阈值电平信号时，所述高阈值比较器输出逻辑选通0信号；

逻辑与门接收到逻辑选通1信号，则让延迟的数字脉冲信号通过。

8.一种PET系统，包括：输出时间信号的探测器，和上述权利要求1至5任一所述的PET系统中减少time walk的装置。