[发明专利]电路、乘加器和电路优化方法

权利要求书

1.一种电路，其特征在于，包括数字加法电路和模拟加法电路；

所述数字加法电路，用于将多组部分积中属于第一比特位范围的比特位按位进行数字累加，所述多组部分积为多个第一数值与多个第二数值分别相乘得到，所述第一比特位范围指一个所述第一数值和一个所述第二数值的乘积值的S个比特位，S为正整数，所述乘积值为一组部分积进行移位后按比特位累加得到；

所述模拟加法电路，用于将所述多组部分积中属于第二比特位范围的各比特位的数值对应的模拟量按位进行模拟累加，所述第二比特位范围指所述乘积值的与所述第一比特位范围不重合的T个比特位，T为正整数，S+T小于或等于所述乘积值的位数。

2.根据权利要求1所述的电路，其特征在于，还包括模数转换器；

所述模数转换器，用于对所述模拟加法电路输出的至少一个求和模拟量进行模数转换得到至少一个第二求和值。

3.根据权利要求2所述的电路，其特征在于，还包括移位电路，所述移位电路用于将所述至少一个第二求和值以及所述数字加法电路输出的至少一个第一求和值进行移位后相加。

4.根据权利要求1-3任一项所述的电路，其特征在于，还包括乘法器，所述乘法器用于将多个第一数值与多个第二数值分别相乘，得到所述多组部分积。

5.根据权利要求1-4任一项所述的电路，其特征在于，所述第一比特位范围的比特位高于所述第二比特位范围的比特位。

6.根据权利要求5所述的电路，其特征在于，所述第一比特位范围指所述乘积值的最高S个比特位，所述第二比特位范围指所述乘积值的低于所述S个比特位的T个比特位。

7.根据权利要求1-6任一项所述的电路，其特征在于，S+T小于所述乘积值的位数。

8.根据权利要求1-7任一项所述的电路，其特征在于，所述模拟量为电流。

9.根据权利要求8所述的电路，其特征在于，所述乘法器包括存储器中的多条字线、多条位线和多个存储单元，一条字线耦合多个存储单元，一条位线耦合多个存储单元，

所述模拟加法电路包括与所述多条位线分别耦合的多个缓存电路；

与一条字线耦合的多个存储单元分别用于存储一个所述第二数值的一个比特位，所述一条字线用于输入一个所述第一数值的各个比特位；

与一条位线耦合的多个存储单元分别用于向与所述一条位线耦合的缓存电路输出所述部分积中一个比特位对应的电流，与所述一条位线耦合的缓存电路用于对所述电流进行模拟累加。

10.根据权利要求9所述的电路，其特征在于，还包括与所述多条位线分别耦合的多个第一开关。

11.根据权利要求1-7任一项所述的电路，其特征在于，所述模拟量为电荷。

12.根据权利要求11所述的电路，其特征在于，所述乘法器包括多组与门，所述模拟加法电路包括与所述多组与门的输出端分别耦合的多个电容；

所述与门的两个输入端分别用于输入一个所述第一数值的第M比特位以及一个所述第二数值的第N比特位，同一组与门对应的M加N之和相同，同一组与门的输出端耦合的电容用于对所述多组部分积中一个比特位对应的电荷进行模拟累加。

13.根据权利要求12所述的电路，其特征在于，同一组与门耦合的电容的电容值相同。

14.根据权利要求1-13任一项所述的电路，其特征在于，所述模拟加法电路，还用于：

将所述多组部分积中第一比特位的数值对应的模拟量进行模拟累加后乘以系数，再与所述多组部分积中第二比特位的数值对应的模拟量进行累加后的数值相加，得到一个求和模拟量，所述第一比特位和所述第二比特位为所述第二比特位范围中的相邻比特位。