[实用新型]一种实时更新编码型闪快记忆体

说明书

本实用新型公开了一种实时更新编码型闪快记忆体，包括上位机和电路板，上位机和电路板之间通过串口通信方式通信；上位机包括码流程序文件、人机界面、串口驱动、串口收发模块，人机界面的指令下发需更新的码流程序文件，并且依次通过串口驱动、串口收发模块与电路板连接，发送码流数据指令；电路板包括接口单元、Flash储存单元、FPGA单元控制和数据中心，接口单元与串口收发模块连接，接口单元接收码流数据指令并向FPGA单元控制和数据中心输送，FPGA单元控制和数据中心和Flash储存单元相连接，FPGA单元控制和数据中心识别码流数据指令后更新到Flash储存单元中完成串口更新程序过程。本产品出现掉电等原因使程序更新失败可从原有程序成功加载。

技术领域

本实用新型涉及基于可编程逻辑集成电路的半导体记忆装置，尤其涉及一种实时更新编码型闪快记忆体。

背景技术

闪快记忆体应用阶段不能使用jtag接口烧写或更新程序，需支持通过上位机串口更新Flash程序功能；设备在串口更新程序过程中，如果出现掉电等原因使程序更新失败，无法从原有程序成功加载。

实用新型内容

为了解决上述技术所存在的不足之处，本实用新型提供了一种实时更新编码型闪快记忆体。

为了解决以上技术问题，本实用新型采用的技术方案是：一种实时更新编码型闪快记忆体，它包括上位机和电路板，上位机和电路板之间通过串口通信方式通信；

上位机包括码流程序文件、人机界面、串口驱动、串口收发模块，人机界面的指令下发需更新的码流程序文件，并且依次通过串口驱动、串口收发模块与电路板连接，发送码流数据指令；

电路板包括接口单元、Flash储存单元、FPGA单元控制和数据中心，接口单元与串口收发模块连接，接口单元接收码流数据指令并向FPGA单元控制和数据中心输送，FPGA单元控制和数据中心和Flash储存单元相连接，FPGA单元控制和数据中心识别码流数据指令后更新到Flash储存单元中完成串口更新程序过程。

进一步地，串口通信方式采用的串口为rs232串口或rs485串口或can串口。

进一步地，FPGA单元控制和数据中心中包括指令解析模块和UarttoSPI数据换模块；指令解析模块可将uart格式的码流数据指令解析；UarttoSPI数据换模块可将uart格式的码流数据转化为SPI接口输出至Flash储存单元。

进一步地，Flash储存单元包括一号Flash和二号Flash，一号Flash储存初始化程序文件，二号Flash储存UarttoSPI数据换模块更新的码流程序文件。

进一步地，电路板还包括辅助电路单元，辅助电路单元与FPGA单元控制和数据中心相连接。

本实用新型的FPGA外挂两片Flash，其中一号Flash为默认加载Flash，二号Flash为更新程序Flash。一号Flash程序“Pro1”由厂家在生产调试阶段通过jtag接口烧写固化，二号Flash开放给用户，其程序“Pro2”可通过串口随时更新固化。FPGA默认加载一号Flash中程序“Pro1”，并检测二号Flash中是否有程序。如二号Flash中有程序，则FPGA重新加载“Pro2”，反之，二号Flash中无程序或程序未能完整烧写，则FPGA继续运行“Pro1”。设备在串口更新程序过程中，如果出现掉电等原因使程序更新失败，可从原有程序成功加载。

附图说明

图1为本实用新型的电气原理框图。

图2为本实用新型的Flash接口示意图。

图3为本实用新型的辅助电路a的电路图。

图4为本实用新型的辅助电路b的电路图。