[实用新型]一种用于DDR5抑制串扰的布线结构及PCB电路

说明书

本实用新型提出一种用于DDR5抑制串扰的布线结构，包括平行设置的第一传输线和第二传输线，所述第一传输线背向第二传输线的一侧以及第二传输线背向第一传输线的一侧分别间隙设有异形凸起，所述第一传输线的异形凸起和第二传输线的异形凸起对称布置，所述异形凸起的顶部为平面且两侧为弧面。本实用新型还提出一种PCB电路，包括PCB板和设置于PCB板上的布线结构，所述布线结构为所述的用于DDR5抑制串扰的布线结构。本实用新型在不影响体积的前提下使得传输线的容性串扰变大，进而抵消感性串扰，从而使得负载端的串扰最小。

技术领域

本实用新型涉及电子领域，尤其涉及一种用于DDR5抑制串扰的布线结构及PCB电路。

背景技术

随着5G、AI、自动驾驶等一些先进的技术出现，对服务器处理数据的速度越来越高。现在的DDR4的访问速率以及容量已经满足不了要求，需要用到JEDEC最新推出的DDR5标准。DDR5的访问速率达到6400MT/s，单颗粒存储密度达到64Gb，以及出线密度更大等特点。所以未来单板的走线更密，速率更高，串扰更大等问题，进而影响到信号质量，使得整个系统工作受到影响。

对于高速、高密度布线，现有方法主要是通过增加线间距、降低耦合长度、减少信号走线阻抗、加防护线等方法去减少串扰的。

如图1所示，目前的走线结构中，芯片下面从焊球之间扇出的走线为两条平行的传输线，当前在进行高速密集走线时，由于其串扰特别大导致系统不可靠，为使串扰减少，需要减少叠层厚度或者增加PCB板的面积，导致传输线间距变大，单位面积走线变小。因此需要一种更加优化方案来减少高速、高密集布线引起的串扰问题。

在此背景下提取全新的抑制串扰的方法。

实用新型内容

本实用新型主要思想是高速信号走线的窜扰由两部分组成：容性串扰和感性串扰。而远端串扰的容性串扰和感性串扰相位正好相反，通过这一特点，调整远端的容性串扰和感性串扰的量级，使他们的绝对值相等，正好使他们相互抵消，没有远端串扰。

本实用新型实施方法是在不影响PCB面积的前提下在传输线上增加凸起，并且在增加凸起的地方要使走线变细，使得走线的阻抗和原来的阻抗一致，使得传输线的容性串扰变大，进而抵消感性串扰，从而使得负载端的串扰最小。上述凸起可以是矩形、半圆形、以及其它的任意形状，其原理是相同的。

本实用新型主要创新点通过容性串扰和感性串扰相消的原理去抑制远端串扰。

为解决上述技术问题，本实用新型提出的技术方案为：

一种用于DDR5抑制串扰的布线结构，包括平行设置的第一传输线和第二传输线，所述第一传输线背向第二传输线的一侧以及第二传输线背向第一传输线的一侧分别间隙设有异形凸起，所述第一传输线的异形凸起和第二传输线的异形凸起对称布置，所述异形凸起的顶部为平面且两侧为弧面。

优选地，相邻异形凸起的弧面平滑连接形成凹槽。

优选地，所述凹槽为圆弧槽。

优选地，所述第一传输线和第二传输线的宽度为0.05mm～0.15mm，所述圆弧槽的圆心高度为0.3mm～0.4mm，圆心间隙为0.8mm～1.2mm，圆弧半径为0.35mm～0.38mm，弧长为0.55mm～0.59mm。

优选地，所述异形凸起具体设置于第一传输线上与第二传输线间距小于3倍第一传输线的线宽的位置，以及设置于第二传输线上与第一传输线间距小于3倍第二传输线的线宽的位置。

本实用新型还提出一种PCB电路，包括PCB板和设置于PCB板上的布线结构，所述布线结构为任一所述的用于DDR5抑制串扰的布线结构。

与现有技术相比，本实用新型的优点在于：