[实用新型]一种DSP和FPGA双核控制智能恒功率放大器

权利要求书

1.一种DSP和FPGA双核控制智能恒功率放大器，其特征在于：包括：

单向整流滤波电路、半桥开关变换电路、信号检测放大电路、A/D转换电路及DSP和FPGA双核控制单元；

单向整流滤波电路的输入端与220v交流电源连接，输出端与可控直流电源的输入端电性连接；

可控直流电源的输出端与半桥开关变换电路的输入端电性连接；

半桥开关变换电路的输出端与电网电性连接；

电网通过罗氏线圈与信号检测放大电路的输入端电性连接；

信号放大检测电路的输出端与A/D转换电路的输入端电性连接；

A/D转换电路的输出端与DSP和FPGA双核控制单元电性连接；

DSP和FPGA双核控制单元与半桥开关变换电路电性连接。

2.如权利要求1所述的一种DSP和FPGA双核控制智能恒功率放大器，其特征在于：所述单向滤波整流电路包括：单向断路器S1、电容C1-C3、整流桥BG1组成、电感L1；单向断路器S1的一侧作为其输入端与220V交流电源电性连接，另一侧与电容C1并联；电容C1的两端分别与整流桥BG1的3脚和2脚电性连接；整流桥BG1的1脚与电感L1的一段电性连接；电感L1的另一端与电容C2的一端和电容C3的正极电性连接；电容C2的另一端和电容C3的负极均与整流桥BG1的4脚电性连接；电容C2的两端作为单向整流滤波电路的输出端。

3.如权利要求1所述的一种DSP和FPGA双核控制智能恒功率放大器，其特征在于：所述半桥开关变换电路包括：电容C4-C9、电阻R1-R2、开关管V7-V8；其中电容C9的两端作为半桥开关变换电路的输入端；电容C9的一段与电阻R1的一段电性连接；电阻R1与电容C4并联；电容C9的另一端与电阻R2的一段电性连接；电阻R2与电容C5并联；电阻R2的另一端与电阻R1的另一端电性连接；开关管V7的源极和漏极之间通过电容C6电性连接；开关管V8的源极和漏极之间通过电容C7电性连接；开关管V7和V8的栅极均与DSP和FPGA双核控制单元电性连接；电阻R1的另一端与电感L2的一段电性连接；电感L2的另一端与电容C8的一端电性连接；电容C8的另一端与电阻R1的另一端电性连接；电容C8的两端作为半桥开关变换电路的输出端。

4.如权利要求1所述的一种DSP和FPGA双核控制智能恒功率放大器，其特征在于：所述信号放大检测电路采用ADA4077-4芯片；所述检测放大电路包括：电容C25-C30、电阻R1-R17、集成电路U1-U2、变压器T1；其中电阻R1的一端和电阻R4的一端作为检测放大电路的输入端；电阻R1的一端与集成电路U1的1脚相连；电阻R2和R3并联后一端与集成电路U1的1脚相连，另一端接地；电阻R4的一端与集成电路U1的4脚相连；电阻R5和R6并联后一端与集成电路U1的4脚相连，另一端接地；电阻R7和R8并联后分别和集成电路U1的2脚和3脚连接；集成电路U1的8脚接15V正；集成电路U1的5脚接15V负；集成电路U1的6脚接地；集成电路U1的输出端7脚与电容C25的一端电性连接；电容C25的一端与电阻R11、R9的一端电性连接；电阻R9的另一端接地；电阻R10的一端与电容C26、集成电路U2的2脚电性连接；电阻R11和电容C26并联；电容C26的一端与C27的一端、集成电路U2的1脚电性连接；C27的另一端与电阻R12的一端电性连接；电阻R12的另外一端接地；集成电路U2的3、4、5、11脚分别接地、15V正、地及15V负；电阻R13的一端与电阻R12的一端电性连接；电阻R13的另一端与集成电路U2的6脚、电阻R14的一端电性连接；R14的另一端与集成电路U2的7脚、电阻R15的一端电性连接；R15的另一端与电阻R16的一端、电容C28的一端电性连接；电容C28的另一端与集成电路U2的8脚、电阻R17的一端电性连接；电阻R17的另一端与集成电路U2的12脚、电容C30的一端电性连接；集成电路U2的13脚、14脚电性连接；集成电路U2的8脚、9脚电性连接；电阻R16的另一端与集成电路U2的10脚、电容C29的一端电性连接；电容C30的另一端与电容C29的另一端、变压器T1的2脚电性连接；集成电路的13脚与变压器T1的1脚电性连接；变压器T1的4脚和5脚电性连接；变压器T1的3、6脚作为检测放大电路输出端。

5.如权利要求1所述的一种DSP和FPGA双核控制智能恒功率放大器，其特征在于：所述A/D转换电路采用AD1937芯片；所述A/D转换电路包括：电容C1～C8、电阻R1～R19、二极管D1～D8、晶振Y1、集成电路U1；其中电阻R3的一端与电阻R6的一端或者电阻R14的一端与电阻R17的一端作为A/D转换电路的输入端；电阻R3的一端与 R5的一端、R1的一端电性连接；R3的另一端接地；R4的一端与R5的另一端、R6的一端电性连接；R4的另一端接地；R1的另一端、R8的一端、二极管D1的正端、二极管D2的负端及集成电路U1的53脚电性连接；R6的另一端、R8的另一端、二极管D5的正端、二极管D3的负端及集成电路U1的54脚电性连接；电阻R8与电容C3并联；二极管D1和D5的负端接3.3V正；二极管D2和D3的正端接地；电阻R14的一端与R16的一端、R7的一端电性连接；R14的另一端接地；R15的一端与R16的另一端、R17的一端电性连接；R15的另一端接地；R7的另一端、R18的一端、二极管D4的正端、二极管D6的负端及集成电路U1的56脚电性连接；R17的另一端、R18的另一端、二极管D8的正端、二极管D7的负端及集成电路U1的57脚电性连接；电阻R18与电容C6并联；二极管D4和D8的负端接3.3V正；二极管D6和D7的正端接地；集成电路U1的17脚和32脚接3.3V正；集成电路U1的1、4、16、23、24、25、33、44、46及48脚接地；电容C7的一端与集成电路U1的52脚电性连接；电容C8的一端与集成电路U1的47脚电性连接；电容C7的另一端和C8的另一端分别接地；电阻R9的一端与集成电路U1的30脚电性连接；电阻R11的一端与集成电路U1的35脚电性连接；电阻R9另一端和电阻R11另一端分别接地；电容C1与电阻R2串联后与电容C2并联一端与集成电路U1的61脚电性连接；另一端接3.3V正；电阻R13与晶振Y1并联后与集成电路U1的2脚和3脚电性连接；电容C4的一端与集成电路U1的3脚电性连接，另一端接地；电容C5的一端与集成电路U1的2脚电性连接，另一端接地；电阻R19的一端与集成电路U1的14脚电性连接，另一端接3.3V正；电阻R12的一端与集成电路U1的34脚电性连接；电阻R10的一端与集成电路U1的31脚电性连接；电阻R12的另一端、电阻R10的另一端及集成电路U1的26～29脚作为A/D转换电路的输出端。