[实用新型]一种12位差分SAR ADC

权利要求书

1.一种12位差分SAR ADC，其特征在于，包括同步时序发生器以及依次相连的采样保持电路、新型电容DAC阵列、动态锁存比较器、SAR控制逻辑电路，所述同步时序发生器用于给所述采样保持电路、动态锁存比较器和SAR控制逻辑电路提供时钟信号，所述采样保持电路的输入端接入差分模拟输入信号，所述SAR控制逻辑电路的控制端连接所述新型电容DAC阵列的MOS开关，用于切换开关状态实现电荷再分配，所述SAR控制逻辑电路的输出端输出转换后的数字信号。

2.根据权利要求1所述的12位差分SAR ADC，其特征在于，所述新型电容DAC阵列包括二十二个电容和对应的MOS开关，分为上下两列设置，每列所述电容的容值按照C、C、2C、4C……、512C顺序排列，两列电容的上极板经所述采样保持电路分别接入差分模拟输入信号，且还分别连接所述动态锁存比较器的两个输入端，令距离所述动态锁存比较器的反相输入端最远的电容作为第一低位电容，距离所述动态锁存比较器的同相输入端最远的电容作为第二低位电容，所述第一低位电容和第二低位电容均采用dummy电容，所述第一低位电容的下极板固定连接共模电平，其余电容的下极板对应连接所述MOS开关的共端，所述MOS开关的其余三个选择端分别对应连接参考电平、共模电平和地端，除了所述第一低位电容，其余电容经所述SAR控制逻辑电路的控制在三种不同的电平之间切换。

3.根据权利要求1所述的12位差分SAR ADC，其特征在于，所述采样保持电路用于采集时域连续的差分模拟输入信号并转换为时域离散的差分模拟输出信号，包括自举电容、多个NMOS管和多个PMOS管；所述时钟信号分别接入由NMOS管和PMOS管组成的反相器后输出反相时钟信号，第一反相时钟信号连接第三NMOS管的栅极，所述第三NMOS管的源极接地，漏极分别连接所述自举电容的下极板、第四NMOS管和第七NMOS管的源极，所述自举电容的上极板分别连接第三PMOS管的漏极和第四PMOS管的源极，所述第三PMOS管的源极和第五NMOS管的栅极连接电源，所述第四PMOS管的漏极与所述第五NMOS管的漏极相连，且相连端还分别连接所述第三PMOS管和第四NMOS管的栅极，所述第四PMOS管的栅极与所述第四NMOS管的漏极相连，且相连端还连接第二反相时钟信号，所述第五NMOS管的源极连接第六NMOS管的漏极，所述第六NMOS管的栅极连接所述第一反相时钟信号或第二反相时钟信号、源极接地，所述第七NMOS管和第八NMOS管的栅极均连接所述第四NMOS管的栅极，所述第七NMOS管的漏极和第八NMOS管的源极作为所述采样保持电路的输入端接入所述差分模拟输入信号，所述第八NMOS管的漏极作为所述采样保持电路的输出端连接所述新型电容DAC阵列，输出所述差分模拟输出信号。

4.根据权利要求1所述的12位差分SAR ADC，其特征在于，所述动态锁存比较器包括预放大级部分和动态锁存比较级部分，所述预放大级部分的两个输入端作为所述动态锁存比较器的输入端分别连接所述差分模拟输出信号，所述预放大级部分的两个输出端分别连接所述动态锁存比较级部分的两个输入端，所述动态锁存比较级部分的两个输出端作为所述动态锁存比较器的输出端连接所述SAR控制逻辑电路的输入端；

所述预放大级部分用于放大所述差分模拟输出信号、降低比较器的失调电压，所述动态锁存比较级部分用于对所述差分模拟输出信号进行比较并输出比较结果至所述SAR控制逻辑电路。

5.根据权利要求3所述的12位差分SAR ADC，其特征在于，两个反相器结构相同，其中第一反相器包括第一NMOS管和第一PMOS管，所述第一NMOS管和第一PMOS管的栅极作为所述第一反相器的输入端连接所述时钟信号，所述第一NMOS管的源极接地，漏极与所述第一PMOS管的漏极相连，相连端作为所述第一反相器的输出端输出所述第一反相时钟信号。