[实用新型]一种大数据量加解密设备

权利要求书

1.一种大数据量加解密设备，其特征在于，包括：

主控芯片，所述主控芯片通过PCIE接口与计算机进行数据交互；

多个安全芯片，所述多个安全芯片与所述主控芯片连接，所述多个安全芯片接收并处理所述主控芯片获取到的待处理数据，并将处理完成的数据发送至所述主控芯片；

真随机数发生器芯片，与所述主控制芯片连接；

通用串行总线集线器，所述主控芯片通过所述通用串行总线集线器扩展出多个USB接口与所述多个安全芯片连接；

内存芯片，所述内存芯片与所述主控芯片连接。

2.根据权利要求1所述的大数据量加解密设备，其特征在于，

所述主控芯片为FPGA芯片。

3.根据权利要求2所述的大数据量加解密设备，其特征在于，所述安全芯片包括：

安全芯片复位引脚，所述主控芯片通过该引脚复位所述安全芯片；

安全芯片USB数据总线，所述主控芯片通过该引脚与所述安全芯片进行数据交互；

安全芯片启动输出指示引脚；

USB PHY内部差分比较器的输出指示引脚；

安全芯片唤醒引脚，主控芯片控制该引脚唤醒所述安全芯片。

4.根据权利要求1所述的大数据量加解密设备，其特征在于，所述真随机数发生器芯片包括：

真随机数发生器复位引脚，所述主控芯片通过该引脚复位所述真随机数发生器芯片；

真随机数发生器IIC时钟线，所述主控芯片通过该引脚提供工作时钟；

真随机数发生器IIC数据线，所述主控芯片通过该引脚获取随机数；

真随机数发生器唤醒引脚，所述主控芯片控制该引脚唤醒所述真随机数发生器芯片。

5.根据权利要求1所述的大数据量加解密设备，其特征在于，所述通用串行总线集线器包括：

所述通用串行总线集线器的IIC时钟线，所述主控芯片通过该引脚提供所述通用串行总线集线器工作时钟；

所述通用串行总线集线器的IIC数据线，所述主控芯片通过该引脚与所述通用串行总线集线器进行数据交互；

所述通用串行总线集线器的USB数据通路，主控芯片通过该接口与所述通用串行总线集线器进行数据交互；

所述通用串行总线集线器扩展的USB通路，安全芯片与该接口相连接，进而实现与主控芯片的数据交互。

6.根据权利要求1所述的大数据量加解密设备，其特征在于，所述内存芯片包括：

所述内存芯片的数据总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；

所述内存芯片的地址总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；

所述内存芯片的bank总线，所述主控芯片通过该总线与所述内存芯片进行数据交互；

所述内存芯片的信号同步引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据同步操作；

所述内存芯片的数据选通信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据同步操作；

所述内存芯片的数据掩码信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时数据掩码操作；

所述内存芯片的工作时钟信号引脚，所述主控芯片用于实现与所述内存芯片数据交互时时钟信号；

内存芯片行引脚；

列地址锁存信号引脚；

所述内存芯片片选芯片引脚，所述主控芯片通过该引脚选择该芯片；

所述内存芯片时钟使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片时钟使能；

所述内存芯片读写使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片读写操作；

所述内存芯片终端电阻使能信号引脚，所述主控芯片通过该引脚控制所述内存芯片终端电阻配置；

所述内存芯片复位信号引脚，所述主控芯片通过该引脚控制所述内存芯片复位操作。

7.根据权利要求1所述的大数据量加解密设备，其特征在于，所述PCIE接口包括：

PCIE数据发送差分接口，为所述主控芯片的接收高速数据通道；

PCIE数据接收差分接口，为所述主控芯片的发送高速数据通道；

PCIE全局复位信号接口；

PCIE差分时钟信号接口。