[实用新型]半导体器件的并联装置

说明书

本申请公开一种半导体器件的并联装置，包括多个半导体器件、正直流母线以及负直流母线；每一个半导体器件的正直流端与所述正直流母线连接，每一个半导体器件的负直流端与所述负直流母线连接，每一个半导体器件的正直流端与负直流端之间连接有第一吸收电路；相邻的半导体器件的正直流端与负直流端之间连接有第二吸收电路。本申请通过在相邻的半导体器件的正直流端与负直流端之间连接吸收电路，能够有效增加吸收电路数量；在空间紧张的情况下，可以通过弱化单个吸收电路的能力，减小单个吸收电路的体积；从而最大效率利用空间，提升半导体器件过压保护效果。

技术领域

本申请涉及电力电子技术领域，尤其涉及一种半导体器件的并联装置。

背景技术

半导体器件通常作为开关器件被广泛应用，随着功率等级不断提升，单个半导体器件无法满足使用要求，经常利用多个半导体器件的并联实现输出电流的增大。

在实际应用中，由于电路中寄生参数的存在，会导致半导体器件在某些工况下所承受较大的电应力；特别在半导体器件的关断过程中，半导体器件的反向关断电压往往会比较高，有可能会损坏半导体器件。因此需要增加吸收电路，以保护半导体器件。

如图1所示，为减小寄生参数的影响，目前常用的吸收电路是直接并联在半导体器件的直流侧端子处，即连接在半导体器件的正负端子之间。该方式存在的问题是，如果线路上寄生参数比较大，吸收电路也需要随之加强，进而导致吸收电路的器件体积也随之增大，在空间紧凑的情况下会存在结构布局困难。

实用新型内容

有鉴于此，本申请提供一种半导体器件的并联装置，旨在解决现有半导体器件的吸收电路，在空间紧凑的情况下会存在结构布局困难的问题。

根据本申请的一个方面，提供一种半导体器件的并联装置，包括多个半导体器件、正直流母线以及负直流母线；每一个半导体器件的正直流端与所述正直流母线连接，每一个半导体器件的负直流端与所述负直流母线连接，每一个半导体器件的正直流端与负直流端之间连接有第一吸收电路；相邻的半导体器件的正直流端与负直流端之间连接有第二吸收电路。

在一种实施方式中，所述第一吸收电路和所述第二吸收电路包括C吸收电路、RC吸收电路、RCD吸收电路中的至少一种。

在一种实施方式中，所述第一吸收电路与所述第二吸收电路为相同的吸收电路。

在一种实施方式中，所述第一吸收电路与所述第二吸收电路为不同的吸收电路。

在一种实施方式中，所述半导体器件包括IGBT、IGCT、MOSFET中的至少一种。

在一种实施方式中，所述第二吸收电路排布于相邻的第一吸收电路之间。

在一种实施方式中，所述第一吸收电路紧靠其对应的半导体器件的正直流端和负直流端设置。

在一种实施方式中，所述多个半导体器件并列排布。

本申请实施例提供的半导体器件的并联装置，通过在相邻的半导体器件的正直流端与负直流端之间连接吸收电路，能够有效增加吸收电路数量；在空间紧张的情况下，可以通过弱化单个吸收电路的能力，减小单个吸收电路的体积；从而最大效率利用空间，提升半导体器件过压保护效果。

附图说明

图1为现有的半导体器件的并联装置示意图；

图2为本申请实施例提供的半导体器件的并联装置示意图；

图3为本申请实施例提供的第一种吸收电路示意图；

图4为本申请实施例提供的第二种吸收电路示意图；

图5为本申请实施例提供的第三种吸收电路示意图；

图6为本申请实施例提供的第四种吸收电路示意图。