[实用新型]一种TVM状态显示装置

权利要求书

1.一种TVM状态显示装置，其特征在于，包括显示单元和控制单元，所述控制单元包括时钟模块、主控电路和通信接口电路，所述时钟模块与所述主控电路连接，所述主控电路的输入端与所述通信接口电路的输出端连接，所述通信接口电路的输入端用于连接TVM的命令输出端，所述主控电路的输出端与所述显示单元的输入端连接。

2.根据权利要求1所述的TVM状态显示装置，其特征在于，所述主控电路包括STM32F407ZGT6芯片，所述STM32F407ZGT6芯片与所述时钟模块连接，所述STM32F407ZGT6芯片的PA9引脚、PA10引脚、PA13引脚以及PA14引脚分别与所述通信接口电路连接，所述STM32F407ZGT6芯片的输出端与所述显示单元的输入端连接，所述STM32F407ZGT6芯片的VCAP_1引脚依次经由电容C16、电容C7接入所述STM32F407ZGT6芯片的VCAP_2引脚。

3.根据权利要求1所述的TVM状态显示装置，其特征在于，所述通信接口电路包括第一MAX3232芯片，所述第一MAX3232芯片的V-引脚经由电容C15接地，所述第一MAX3232芯片的C2+引脚经由电容C14接入所述第一MAX3232芯片的C2-引脚，所述第一MAX3232芯片的C1+引脚经由电容C12接入所述第一MAX3232芯片的C1-引脚，第一MAX3232芯片的V+引脚经由电容C10接电源，所述第一MAX3232芯片的R1OUT引脚和T1IN引脚分别接入所述主控电路，所述第一MAX3232芯片的T1OUT引脚和R1IN引脚分别接入排针P1，所述排针P1的第八引脚和第九引脚分别接入所述主控电路，所述排针P1的第七引脚接入第二MAX3232芯片的R1IN引脚，所述排针P1的第四引脚接入所述第二MAX3232芯片的R2IN引脚，所述第二MAX3232芯片的R2OUT引脚接入电阻R15和电阻R11的公共端，所述电阻R11的一端与三极管T1的基极连接，所述三极管T1的集电极接入二极管D4和电阻R10的公共端，所述三极管T1的发射极接入电阻R14和所述第二MAX3232芯片的R1OUT引脚的公共端，所述第二MAX3232芯片的R1OUT引脚经由电阻R16接入三极管T2的基极，所述三极管T2的集电极依次经由电阻R18、电阻R17接地，所述电阻R18和所述电阻R17的公共端接入所述主控电路，所述三极管T2的发射极与所述电阻R14的一端连接。

4.根据权利要求2所述的TVM状态显示装置，其特征在于，所述时钟模块包括第一时钟电路和第二时钟电路，所述第一时钟电路与所述主控电路连接，所述第一时钟电路包括晶振Y1，所述晶振Y1的一端依次经由电容C1、电容C2接入所述晶振Y1的另一端，所述STM32F407ZGT6芯片的PC14引脚接入所述晶振Y1与所述电容C1的公共端，所述STM32F407ZGT6芯片的PC15引脚接入所述晶振Y1与所述电容C2的公共端，所述第二时钟电路与所述主控电路连接，所述第二时钟电路包括晶振Y2，所述晶振Y2的一端依次经由电容C3、电容C4接入所述晶振Y2的另一端，所述晶振Y2与电阻R2并联，所述STM32F407ZGT6芯片的PH0引脚接入所述晶振Y2与所述电容C3的公共端，所述STM32F407ZGT6芯片的PH1引脚接入所述晶振Y2与所述电容C4的公共端。

5.根据权利要求2所述的TVM状态显示装置，其特征在于，所述控制单元包括复位电路，所述复位电路与所述主控电路连接，所述复位电路包括电容C6，所述电容C6的一端连接有按键RST，所述电容C6的另一端接入电阻R3和所述按键RST的公共端，所述STM32F407ZGT6芯片的NRST引脚接入所述电阻R3和所述电容C6的公共端。