[实用新型]射频驱动电路、射频开关及射频芯片

权利要求书

1.一种射频驱动电路，其特征在于，包括依次连接的数字电路、驱动信号产生电路以及锁存电路；

所述数字电路用于接收输入信号后产生控制信号，并将所述控制信号输出；

所述驱动信号产生电路用于接收所述控制信号并产生高电平和低电平并输出；

所述锁存电路用于将所述低电平降至负压并输出。

2.根据权利要求1所述的射频驱动电路，其特征在于，所述数字电路包括第一反向器、第二反向器、第一与非门及第二与非门；

所述第一反向器的输入端作为所述数字电路的输入端，用于连接输入信号，所述第一反向器的输出端连接至第二反相器的输入端和第二与非门的输入端；

所述第一与非门的输入端分别与所述第二反向器的输出端及所述第二与非门的输出端相连；所述第一与非门的输出端产生第一控制信号并输出；

所述第二与非门的输入端分别与所述第一反向器的输出端及所述第一与非门的输出端相连；所述第二与非门的输出端产生第二控制信号并输出；

所述第一与非门的输出端与所述第二与非门的输出端共同作为所述数字电路的输出端。

3.根据权利要求1所述的射频驱动电路，其特征在于，所述驱动信号产生电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一二极管以及第二二极管；

所述第一晶体管的栅极和所述第二晶体管的栅极共同作为所述驱动信号产生电路的输入端，并连接至所述数字电路的输出端以接收所述控制信号；所述第一晶体管的源极和所述第二晶体管的源极分别连接至正电压源；所述第一晶体管的漏极分别连接至所述第一二极管的输入端和所述第二晶体管的源极；

所述第二晶体管的漏极作为所述驱动信号产生电路的第一输出极，并连接至所述第六晶体管的漏极，所述第二晶体管栅极连接至所述第六晶体管的栅极，所述第二晶体管的栅极连接至接地；

所述第六晶体管的源极连接至所述第五晶体管的漏极，所述第五晶体管的源极连接至负电压源，所述第五晶体管栅极与所述第二二极管的输出端相连；

所述第三晶体管的漏极分别连接至所述第二二极管的输入端和所述第四晶体管的源极，所述第四晶体管的漏极作为所述驱动信号产生电路的第二输出极，并与所述第八晶体管的漏极相连，所述第四晶体管的栅极与所述第八晶体管的栅极相连并连接至接地；

所述第八晶体管的源极与所述第七晶体管的漏极连接，所述第七晶体管的源极连接至所述负电压源，所述第七晶体管的栅极与所述第一二极管的输出端相连。

4.根据权利要求3所述的射频驱动电路，其特征在于，所述锁存电路包括第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；

所述第九晶体管的源极和所述第十晶体管的源极连接至正电压源；

所述第九晶体管的栅极，所述第十晶体管的漏极，所述第十一晶体管的栅极，以及所述第十二晶体管的漏极均连接至所述第一二极管的输出端；

所述第十晶体管的栅极，所述第九晶体管的漏极，所述第十二晶体管的栅极，以及所述第十一晶体管的漏极均连接至所述第二二极管的输出端；

所述第十一晶体管的源极及所述第十二晶体管的源极均连接到所述负电压源。

5.根据权利要求4所述的射频驱动电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第九晶体管以及所述第十晶体管均为PMOS管；所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第十一晶体管以及所述第十二晶体管均为NMOS管。

6.一种射频开关，其特征在于，包括如权利要求1-5任意一项所述的射频驱动电路。

7.一种射频芯片，其特征在于，包括如权利要求6所述的射频开关。