[发明专利]具有低有效延迟的高容量存储器电路

权利要求书

1.一种集成电路，包括：

第一半导体管芯，其上形成有第一类型的存储器电路，其中，所述第一类型的存储器电路具有形成在所述半导体管芯中的衬底层上方的至少一层存储器单元；以及

第二半导体管芯，其上形成有第二类型的存储器电路，其中，所述第二类型的存储器电路具有比所述第一类型的存储器电路更低的读取延迟，并且其中，所述第一类型的存储器电路和所述第二类型的存储器电路通过在所述第一半导体管芯和所述第二半导体管芯之间形成的晶片级或芯片级键合而互连。

2.根据权利要求1所述的集成电路，其中，所述晶片级或芯片级键合包括以下各项之一：混合键合、直接互连键合和微凸点键合。

3.根据权利要求1所述的集成电路，其中，所述第一类型的存储器电路包括准易失性存储器电路或非易失性存储器电路，并且所述第二类型的存储器电路包括以下各项中的一个或多个：静态随机存取存储器(SRAM)电路、动态随机存取存储器(DRAM)电路、嵌入式DRAM(eDRAM)电路、磁随机存取存储器(MRAM)电路、嵌入式MRAM(eMRAM)电路、自旋转移转矩MRAM(ST-MRAM)电路、相变存储器(PCM)、电阻性随机存取存储器(RRAM)、导电桥接随机存取存储器(CBRAM)、铁电电阻性随机存取存储器(FRAM)、碳纳米管和存储器。

4.根据权利要求1所述的集成电路，其中，所述第二半导体管芯是在为制造CMOS逻辑电路而优化的制造工艺下制造的。

5.根据权利要求1所述的集成电路，其中，所述第二半导体管芯还包括形成在其上的感测放大器、寄存器或数据锁存器以及逻辑电路。

6.根据权利要求3所述的集成电路，其中，在所述第一半导体管芯和所述第二半导体管芯之间通信的信号被复用和解复用以共享键互连。

7.根据权利要求1所述的集成电路，其中，所述第二类型的存储器电路被模块化为存储器模块，所述集成电路还包括在所述第二半导体管芯上的多个内部数据总线，每个内部数据总线提供对一组存储器模块的读和写访问。

8.根据权利要求7所述的集成电路，还包括形成在所述第二半导体管芯上的算术和逻辑电路，其中，所述算术和逻辑电路被模块化为逻辑模块，并且其中，所述逻辑模块通过所述内部总线访问所述存储器模块。

9.根据权利要求8所述的集成电路，其中，所述第一半导体管芯上的所述存储器电路各自被模块化为存储器模块，并且其中，所述第一半导体管芯中的每个存储器模块通过键连接到所述第二半导体管芯中专用于所述存储器模块的数据输出电路，并且其中，所述专用数据输出电路将数据从所述存储器模块提供到所述第二半导体管芯中的存储器模块中的相关联的一个。

10.根据权利要求9所述的集成电路，其中，所述数据输出电路包括感测放大器。

11.根据权利要求9所述的集成电路，在所述第一半导体管芯中，还包括复用器电路，用于从所述存储器模块中选择要发送到所述第二半导体管芯中的专用数据输出电路的数据。

12.根据权利要求9所述的集成电路，还包括被提供在所述第二半导体管芯中的数据输出电路和存储模块之间的主从寄存器，其中，每个主从寄存器的从锁存器保持所述数据输出电路的当前数据输出，而每个主从寄存器的主锁存器接收来自所述数据输出电路中的一个的下一数据输出。

13.根据权利要求9所述的集成电路，其中，所述专用数据输出电路通过所述第二半导体管芯中的相关联的存储器模块的内部数据总线提供所述数据。