[发明专利]使用posit的神经元

权利要求书

1.一种设备，其包括：

存储器阵列，其包括：

多个存储器单元，其经配置以存储包括多个位串的数据；及

神经元组件，其驻留在所述存储器阵列上且包括处理装置，所述处理装置经配置以在所述神经元组件的输入层处使用所述多个位串当中的至少一个位串来执行神经形态运算。

2.根据权利要求1所述的设备，其中所述多个位串各自呈支持不同精度水平的算术运算的格式。

3.根据权利要求2所述的设备，其中支持算术运算的所述格式是通用数字格式。

4.根据权利要求2所述的设备，其中支持算术运算的所述格式是类型III通用数字格式或posit格式。

5.根据权利要求2所述的设备，其中支持算术运算的所述格式包含尾数、符号、底数及指数部分。

6.根据权利要求1到5中任一权利要求所述的设备，其中所述神经元组件包括：

内部ALU组件，其在所述神经元组件内且经配置以执行MAC运算的至少一部分；

累加器；及

位串寄存器；及

其中所述位串寄存器经配置以确定特定精度水平。

7.根据权利要求6所述的设备，其中所述内部ALU组件经配置以执行按特定频率执行或被执行特定次数的MAC运算。

8.根据权利要求1到5中任一权利要求所述的设备，其中：

所述神经形态运算包括神经网络运算或机器学习运算；

所述神经元组件经配置以将来自执行所述神经形态运算中的至少一者的结果的输出发送到外部电路系统；且

所述外部电路系统是算术逻辑单元(ALU)。

9.一种方法，其包括：

在存储器阵列的神经元组件处从多路复用器接收数据值；

在所述神经元组件的输入层处使用所述神经元组件的处理装置来对所述神经元组件中的所述数据值执行神经形态运算，所述数据值包含多个位串当中的至少一个位串，其中所述神经形态运算的执行包括：

在所述神经元组件中执行乘积累加(MAC)运算以得到MAC结果值；及

将所述MAC结果值提供到所述神经元组件中的位串寄存器。

10.根据权利要求9所述的方法，其进一步包括对所述MAC结果值执行第二MAC运算，从而得到额外MAC结果值。

11.根据权利要求9所述的方法，其进一步包括：

在额外神经元组件中对额外数据值执行额外神经形态运算以得到额外MAC结果值，其中所述额外数据值与所述数据值相关；及

将所述额外MAC结果值提供到所述额外神经元组件中的额外位串寄存器；及

组合所述MAC结果值及所述额外MAC结果值。

12.根据权利要求11所述的方法，其中组合所述MAC结果值及所述额外MAC结果值包括增加所述神经元组件及所述额外神经元组件的结果的精度。

13.根据权利要求11所述的方法，其进一步包括执行各自在多个相应神经元组件内的多个MAC运算；

其中所述多个相应神经元组件的数量对应于跨所述多个相应神经元组件中的每一者内的多个相应位串寄存器存储的数据值的精确度；且

其中跨所述多个相应位串寄存器存储的所述数据值经组合以得到导致所述精确度的更大值。

14.根据权利要求9到13中任一权利要求所述的方法，其中所述MAC运算的至少一部分是在所述神经元组件内的内部ALU中执行。