[发明专利]在保持型流水线存在时重新格式化扫描模式

说明书

一种方法包含：识别集成电路设计的测试设计(DFT)的流水线路径中的状态保持流水线阶段；将多种模式中的每一模式拆分成第一部分及第二部分；重新格式化所述多种模式以产生另外多种模式使得所述多种模式中的每一模式的所述第一部分及所述第二部分包含于所述另外多种模式中的不同模式中。所述第一部分的长度依据所述经识别流水线阶段的数目而变。

相关申请案的交叉参考

本申请案依据35U.S.C.§119(e)主张2020年11月3日申请的第63/109,078号美国临时专利申请案的权益，所述美国专利申请案出于所有目的以其全文引用的方式并入本文中。

技术领域

本公开涉及基于扫描的集成电路(IC)。特定来说，本公开涉及在保持型流水线存在时重新格式化扫描模式。

背景技术

测试设计(DFT)可使用基于扫描的设计来测试集成电路，因为基于扫描的技术较快且提供更大覆盖范围。基于扫描链的设计是用于通过将所有设计flops转换成扫描flops及接着通过将那些扫描flops缝合在一起以创建扫描链来实现最大可能覆盖范围的优选机制。基于扫描链的设计提供更好的覆盖范围，其又改进产品良率。另外，基于扫描链的诊断容易地识别电路中的逻辑故障的根本原因。在芯片测试期间，首先测试扫描链。接着，使用扫描链移位及捕获来测试功能电路以发现所述电路中的任何故障。随着设计变得更大且电路设计中的扫描flops的数目增加，每一扫描链长度也增加。设计测试时间直接与扫描链长度成比例。因此，扫描测试时间随着设计增长而增加。

层次化测试方法用于划分及征服日益庞大且复杂的设计，其中每一设计被划分为多个核心。核心被集成在顶部层级处。在核心层级处执行DFT插入及自动测试模式产生(ATPG)。

发明内容

在一方面，一种方法包含：识别集成电路设计的测试设计(DFT)的流水线路径中的流水线阶段；将多种模式中的每一模式拆分成第一部分及第二部分；重新格式化所述多种模式以产生另外多种模式使得所述多种模式中的每一模式的所述第一部分及所述第二部分包含于所述另外多种模式中的不同模式中。所述第一部分的长度依据所述经识别流水线阶段的数目而变。

在一方面，一种系统包含：存储器，其存储指令；及处理器，其与所述存储器耦合且用于执行所述指令。所述指令在被执行时致使所述处理器进行以下操作：识别集成电路设计的DFT的流水线路径中的流水线阶段；将多种模式中的每一模式拆分成第一部分及第二部分；重新格式化所述多种模式以产生另外多种模式使得所述多种模式中的每一模式的所述第一部分及所述第二部分包含于所述另外多种模式中的不同模式中。所述第一部分的长度依据所述经识别流水线阶段的数目而变。

附图说明

从下文给出的详细描述及从本公开的实施例的附图将更加完全地理解本公开。图用于提供对本公开的实施例的了解及理解且不会将本公开的范围限于这些特定实施例。此外，图不一定是按比例绘制的。

图1是根据本公开的实施例的芯片上系统(SOC)的布局的框图。

图2A到2D是根据本公开的实施例的示范性SOC布局的框图。

图3A到3F说明根据本公开的实施例的示范性模式。

图4说明根据本公开的实施例的用于重新格式化模式的流程图。

图5说明根据本公开的实施例的未重新格式化串行模式模拟时间与头部流水线的数目。

图6说明根据本公开的实施例的重新格式化串行模式模拟时间头部流水线的数目。

图7描绘根据本公开的一些实施例的在集成电路的设计及制造期间使用的各种过程的流程图。

图8描绘本公开的实施例可在其中操作的实例计算机系统的图。

具体实施方式