[发明专利]存储器设备、存储器控制器以及存储设备

说明书

一种存储设备包括多个存储器芯片和芯片。多个存储器芯片包括被配置成基于第一时钟信号产生第一信号的第一存储器芯片，以及被配置成基于第二时钟信号产生第二信号的第二存储器芯片。该芯片被配置成接收第一和第二信号并且基于第一和第二信号的占空比产生并输出第一和第二比较信号。第一存储器芯片还被配置成基于第一比较信号通过调节第一时钟信号的占空比来产生第一经校正信号，并且第二存储器芯片还被配置成基于第二比较信号通过调节第二时钟信号的占空比来产生第二经校正信号。

技术领域

本发明构思的实施例涉及存储器设备、存储器控制器和存储设备，更具体而言，涉及包括占空比校正电路的存储器设备、包括占空比感测电路的存储器控制器和包括存储器设备的存储设备。

背景技术

非易失性存储器(NVM)是一种可以在甚至没电的情况下保持所存储信息的存储器。电子设备可以包括非易失性存储器设备和可以控制非易失性存储器的控制器。非易失性存储器设备可以在与高速存储器设备相比相对较低的频率下与控制器通信，该高速存储器设备例如是动态随机存取存储器(DRAM)设备或静态随机存取存储器(SRAM)设备。

发明内容

本发明构思的实施例提供了可以减少占空比校正电路(DCC)训练时间并减小由于存储器芯片变化和通道变化导致的占空比劣化的存储器设备、存储器控制器和存储设备。

根据本发明构思的实施例，存储设备包括多个存储器芯片和芯片。该多个存储器芯片包括被配置成基于第一时钟信号产生第一信号并输出第一信号的第一存储器芯片，以及被配置成基于第二时钟信号产生第二信号并输出第二信号的第二存储器芯片。该芯片被配置成接收第一信号并基于第一信号的占空比产生并输出第一比较信号，并且接收第二信号并基于第二信号的占空比生比并输出第二比较信号。第一存储器芯片还被配置成接收第一比较信号并且基于第一比较信号通过调节第一时钟信号的占空比来产生第一经校正信号，而第二存储器芯片还被配置成接收第二比较信号并且基于第二比较信号通过调节第二时钟信号的占空比来产生第二经校正信号。

根据本发明构思的实施例，一种存储器设备包括时钟引脚、多个存储器芯片和共同连接到多个存储器芯片的多个输入/输出引脚。时钟引脚被配置成从存储器设备外部接收时钟信号。多个存储器芯片被配置成对基于时钟信号产生的多个内部时钟信号执行占空比校正操作。多个存储器芯片还被配置成并行地并且在训练时段期间执行占空比校正操作。多个输入/输出引脚共同包括第一引脚、第二引脚、第三引脚和第四引脚。多个存储器芯片包括第一存储器芯片和第二存储器芯片。第一存储器芯片被配置成基于从第二引脚接收的第一比较信号，通过调节多个内部时钟信号的第一内部时钟信号的占空比来产生第一信号，并且通过第一引脚输出第一信号。第二存储器芯片被配置成基于从第四引脚接收的第二比较信号，通过调节多个内部时钟信号的第二内部时钟信号的占空比来产生第二信号，并且通过第三引脚输出第二信号。

根据本发明构思的实施例，一种存储器控制器包括被配置成输出时钟信号的时钟引脚、共同连接到包括第一存储器芯片和第二存储器芯片的多个存储器芯片的多个输入/输出引脚，以及多个占空比感测电路。该多个输入/输出引脚包括第一引脚、第二引脚、第三引脚和第四引脚。该多个占空比感测电路的每个占空比感测电路分别对应于该多个存储器芯片的存储器芯片。多个占空比感测电路包括第一占空比感测电路和第二占空比感测电路。第一占空比感测电路被配置成通过第一引脚从第一存储器芯片接收第一信号，并且通过第二引脚基于第一信号的占空比向第一存储器芯片提供第一比较信号。第二占空比感测电路被配置成通过第三引脚从第二存储器芯片接收第二信号，并且通过第四引脚根据第二信号的占空比向第二存储器芯片提供第二比较信号。

附图说明

通过参考附图详细描述本发明构思的详细实施例，本发明构思的以上和其他特征将变得更加明显，其中：

图1是根据本发明构思的实施例的存储设备的示意性框图；

图2是根据本发明构思的实施例的图1的存储器设备的图示；

图3是根据本发明构思的实施例的存储设备的框图；