[发明专利]半导体结构及其形成方法

说明书

本发明的实施例涉及半导体结构及其形成方法。该方法包括沉积栅极介电层；在栅极介电层上方沉积功函(WF)金属层；以及穿过蚀刻掩模蚀刻WF金属层，从而去除WF金属层的第一部分，同时保留WF金属层的第二部分，其中WF金属层的第二部分的侧壁暴露。该方法还包括在WF金属层的第二部分的侧壁上形成第一阻挡件并且沉积栅极金属层。栅极金属层的第一部分沉积在栅极介电层上方，栅极金属层的第二部分沉积在第一阻挡件和WF金属层的第二部分上方。第一阻挡件设置在栅极金属层的第一部分与WF金属层的第二部分之间。

技术领域

本发明的实施例涉及半导体结构及其形成方法。

背景技术

电子工业已经经历了对更小和更快的电子器件的不断增长的需求，该电子器件同时能够支持更大数量的越来越复杂和精密的功能。为了满足这些需求，集成电路(IC)行业一直有制造低成本、高性能和低功耗IC的趋势。迄今为止，这些目标在很大程度上是通过减小IC尺寸(例如，最小IC部件尺寸)，从而提高生产效率并且降低相关成本来实现的。然而，这种缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术的类似进步。

进步的一个领域是如何为NMOS和PMOS晶体管提供具有适当阈值电压(Vt)的CMOS器件，以在降低功耗的同时提高性能。特别地，随着器件继续按比例缩小至多栅极器件(诸如FinFET、全环栅(GAA)器件(包括纳米线器件和纳米片器件)以及其他类型的多栅极器件)，Vt工程一直具有挑战性。在隔离相邻多栅极器件的金属栅极方面需要改进。

发明内容

本发明的实施例提供了一种形成半导体结构的方法，包括：在半导体沟道层上方沉积栅极介电层；在所述栅极介电层上方沉积功函(WF)金属层；形成蚀刻掩模，所述蚀刻掩模覆盖所述功函金属层的第二部分并且在所述功函金属层的第一部分之上具有开口；穿过所述蚀刻掩模蚀刻所述功函金属层，从而去除所述功函金属层的所述第一部分，同时保留所述功函金属层的所述第二部分，其中，在所述蚀刻之后，所述功函金属层的所述第二部分的侧壁暴露；在所述功函金属层的所述第二部分的所述侧壁上形成第一阻挡件；以及沉积栅极金属层，其中，所述栅极金属层的第一部分沉积在所述栅极介电层上方并且与所述第一阻挡件处于相同层级，所述栅极金属层的第二部分沉积在所述第一阻挡件和所述功函金属层的所述第二部分上方，并且所述第一阻挡件设置在所述栅极金属层的所述第一部分和所述功函金属层的所述第二部分之间。

本发明的另一实施例提供了一种形成半导体结构的方法，包括：在衬底上方沉积栅极介电层；在所述栅极介电层上方沉积功函(WF)金属层，其中，所述栅极介电层和所述功函金属层沉积在限定用于具有不同阈值电压的第一器件和第二器件的所述衬底的区域上方；形成蚀刻掩模，所述蚀刻掩模覆盖用于所述第二器件的所述功函金属层；穿过所述蚀刻掩模蚀刻所述功函金属层，从而去除所述功函金属层的第一部分，同时保留所述功函金属层的第二部分，其中，在所述蚀刻之后，所述功函金属层的所述第二部分的侧壁暴露；去除所述蚀刻掩模，从而暴露所述功函金属层的所述第二部分的顶面；以及在所述功函金属层的所述第二部分的所述侧壁上形成第一阻挡件，并且在所述功函金属层的所述第二部分的所述顶面上形成第二阻挡件。

本发明的又一实施例提供了一种半导体结构，包括：第一晶体管，与第二晶体管相邻，其中，所述第一晶体管包括位于栅极介电层上方的第一栅极金属层，并且所述第二晶体管包括位于所述栅极介电层上方的第二栅极金属层，其中，所述第一栅极金属层和所述第二栅极金属层包括不同的材料；以及第一阻挡件，横向设置在所述第一栅极金属层与所述第二栅极金属层之间，其中，所述第一栅极金属层与所述第二栅极金属层中的一个包括铝，并且所述第一阻挡件对于铝具有低介电常数。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。