[发明专利]测试非易失性存储设备的方法

说明书

在测试包括第一半导体层和先于第二半导体层而形成的第二半导体层的非易失性存储设备的方法中，在第二半导体层中设置有包括页面缓冲电路的电路元件；通过在位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，模拟未连接到页面缓冲电路的非易失性存储单元的导通状态，位线连接电路连接在页面缓冲电路的感测节点与位线节点之间；在模拟导通状态时，在页面缓冲电路中执行感测和锁存操作；以及基于感测和锁存操作的结果，确定页面缓冲电路是否正常工作。

相关申请的交叉引用

本申请要求于2021年5月11日在韩国知识产权局提交的韩国专利申请No.10-2021-0060475的优先权，其公开内容通过引用整体并入本文。

技术领域

示例实施例通常涉及半导体存储设备，更具体地，涉及测试非易失性存储设备的方法。

背景技术

用于存储数据的半导体存储设备可以分为易失性存储设备和非易失性存储设备。易失性存储设备(诸如动态随机存取存储(DRAM)设备)通常被配置为通过对存储单元中的电容器进行充电或放电来存储数据，并且在断电时会丢失所存储的数据。非易失性存储设备(诸如闪存设备)即使断电也可以保持所存储的数据。易失性存储设备被广泛用作各种设备的主存储器，而非易失性存储设备被广泛用于在各种电子设备(诸如计算机、移动设备等)中存储程序代码和/或数据。

最近，已经开发了三维结构的非易失性存储设备(诸如垂直NAND存储设备)以增加非易失性存储设备的集成度和存储容量。在三维结构的非易失性存储设备中，外围电路和存储单元阵列被顺序地或单独地制造，并且需要在存储单元阵列堆叠在外围电路上的各种环境中测试外围电路。

发明内容

一些示例性实施例可以提供一种测试非易失性存储设备的方法，该方法能够在存储单元不连接到外围电路的情况下执行on-cell测试。

一些示例性实施例可以提供一种测试非易失性存储设备的方法，该方法能够在存储单元与外围电路的连接被切断的情况下执行on-cell测试。

根据一些示例性实施例，在测试包括第一半导体层和第二半导体层的非易失性存储设备的方法中，其中多个非易失性存储单元、多条字线和多条位线设置在所述第一半导体层中，并且所述第二半导体层先于所述第一半导体层而形成，通过在所述第二半导体层中形成半导体元件和用于对所述半导体元件进行导线连接的图案，在所述第二半导体层中提供包括页面缓冲电路的电路元件，通过在所述页面缓冲电路的位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，模拟未连接到所述页面缓冲电路的非易失性存储单元的导通状态，所述位线连接电路连接在所述页面缓冲电路的感测节点与位线节点之间，在模拟所述导通状态时，在所述页面缓冲电路中执行感测和锁存操作，以及基于所述感测和锁存操作的结果，确定所述页面缓冲电路是否正常工作。

根据一些示例性实施例，在测试包括第一芯片和第二芯片的非易失性存储设备的方法中，其中所述第一芯片包括存储单元区域并且设置在第一晶片上，并且所述第二芯片包括具有页面缓冲电路的外围电路区域并且设置在与所述第一晶片不同的第二晶片上，通过在所述第二晶片上的第一衬底中形成半导体元件和用于对所述半导体元件进行导线连接的图案，提供包括所述页面缓冲电路的电路元件，通过在所述页面缓冲电路的位线连接电路的内部节点与接收第一电压的电压端子之间提供导电路径，模拟未连接到所述页面缓冲电路的存储单元的导通状态，所述位线连接电路连接在所述页面缓冲电路的感测节点与位线节点之间，在模拟所述导通状态时，在所述页面缓冲电路中执行感测和锁存操作，以及基于所述感测和锁存操作的结果，确定所述页面缓冲电路是否正常工作。