[发明专利]一种存储结构和半导体存储器

说明书

本公开实施例提供了一种存储结构和半导体存储器，该存储结构包括控制模块、多个信号处理模块以及与多个信号处理模块对应连接的多个BG模块；其中，控制模块，用于接收初始命令信号，并对初始命令信号进行延时处理，得到目标控制信号；信号处理模块，用于接收BG信号以及目标控制信号，并对BG信号和目标控制信号进行信号合并处理，得到具有BG信息的目标信号；其中，BG信号携带有BG信息，BG信息用于确定目标信号对应发送的BG模块。这样，该存储结构能够消除信号在传递过程中的偏差，使得信号传递时序统一，而且还能够减小电路面积，节省静态功耗。

技术领域

本公开涉及存储器技术领域，尤其涉及一种存储结构和半导体存储器。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。

在相关技术中，一般会把存储单元(cell)分为多个存储库组(Bank Group，BG)，当不同的BG工作时，进入BG的控制信号需要先区分出不同的BG信息；另外，由于产生控制信号的中央控制模块(Center control block)也对应有多个。然而，对于这多个中央控制模块，即使电路完全一样，也可能由于布局走线、工艺制作等原因导致信号传递至不同BG的过程中可能会存在偏差，从而影响了存储器工作。

发明内容

本公开提供了一种存储结构和半导体存储器，能够消除信号在传递过程中的偏差，使得信号传递时序统一，而且还能够减小电路面积，节省静态功耗。

第一方面，本公开实施例提供了一种存储结构，所述存储结构包括控制模块、多个信号处理模块以及与所述多个信号处理模块对应连接的多个BG模块；其中，

所述控制模块，用于接收初始命令信号，并对所述初始命令信号进行延时处理，得到目标控制信号；

所述信号处理模块，用于接收BG信号以及所述目标控制信号，并对所述BG信号和所述目标控制信号进行信号合并处理，得到具有BG信息的目标信号；其中，所述BG信号携带有BG信息，所述BG信息用于确定所述目标信号对应发送的BG模块。

在一些实施例中，所述控制模块和所述多个信号处理模块位于所述存储结构的中心位置，且所述多个信号处理模块分布于所述控制模块的周围且呈上下和左右对称结构。

在一些实施例中，所述多个BG模块与所述多个信号处理模块一一对应；其中，所述多个BG模块位于所述存储结构的外围位置，且所述多个BG模块呈上下和左右对称结构。

在一些实施例中，所述多个BG模块包括第一BG模块、第二BG模块、第三BG模块和第四BG模块，所述多个信号处理模块包括第一信号处理模块、第二信号处理模块、第三信号处理模块和第四信号处理模块；其中，

所述第一BG模块位于所述第一信号处理模块的左上位置，所述第二BG模块位于所述第二信号处理模块的右上位置，所述第三BG模块位于所述第三信号处理模块的左下位置，所述第四BG模块位于所述第四信号处理模块的右下位置。

在一些实施例中，所述存储结构还包括第一连接线、第二连接线、第三连接线和第四连接线；其中，

所述第一连接线，用于连接所述第一信号处理模块和所述第一BG模块；

所述第二连接线，用于连接所述第二信号处理模块和所述第二BG模块；

所述第三连接线，用于连接所述第三信号处理模块和所述第三BG模块；

所述第四连接线，用于连接所述第四信号处理模块和所述第四BG模块。

在一些实施例中，所述第一连接线、所述第二连接线、所述第三连接线和所述第四连接线呈上下和左右对称结构。