[发明专利]一种FIFO装置和数据处理系统

说明书

本申请提供一种FIFO装置和数据处理系统，该FIFO装置包括：第一读地址输入端、第三读地址输入端、第一FIFO模块、第二FIFO模块及第一同步模块，第一读地址输入端用于输入第一读地址信号，第三读地址输入端用于输入第三读地址信号，输入第一FIFO模块的读时钟信号与输入第二FIFO模块的读时钟信号存在时钟漂移，当FIFO装置工作在第一模式时，通过将第一FIFO模块的读地址信号和空标记信号共享给第二FIFO模块，使得两个FIFO模块输出的数据同步。该FIFO装置实现了FIFO模块输出数据同步，极大的减少了后端连线，且两个FIFO模块的宽度和深度都不需要改变，FIFO资源利用更加充分灵活。

技术领域

本申请涉及数据同步技术领域，具体涉及一种FIFO装置和数据处理系统。

背景技术

在DPU（Data Processing Unit）或其他大型芯片中，同一个数据包通常会发往不同的计算子系统进行相应的功能运算，计算完成后再汇聚到一个统一的控制子系统做处理。在一些模式下，不同的计算子系统需要保证延时一样，以便汇聚时数据是对齐的，后续逻辑可以对这两部分数据做合并操作。此外，计算子系统和控制子系统一般跑在不同的频率，两者之间的数据传输需要用到异步FIFO（First Input First Output），而且所有的子系统在后端实现上是分开处理的，每个子系统都是一个Harden，要求子系统之间的连线尽可能少。

芯片前端子系统接收数据流后，将其转发给计算子系统1和计算子系统2做对应的处理，一种场景是子系统1做包数据的编解码，子系统2做包数据的边带信号生成，两个子系统的延时在调试等对齐模式下需要保持一致，在大数据流等普通工作模式下子系统2的边带信号一般不需要跟数据对齐，只做笼统的记录即可，并且边带信号对应的FFIO深度也不需要像包数据流对应的FIFO那么大，图2示出了采用两个FIFO模块独立控制的电路图。

在对齐模式下，边带信号需要跟数据通路严格对齐。 ctr_clk1和ctr_clk2虽然由同源时钟产生，但延时会有很少量的差异，可能只有几十ps，但这个少量的差异在跨时钟域同步时可能会被放大到一个时钟周期，如图3所示，wr_addr1和wr_addr2是同时改变的，但由于ctr_clk1和ctr_clk2有细微的差别，这个差别如果正好发生在原始写地址指针改变的时候，造成了同步后的wr_addr1_ctr和wr_addr2_ctr差了一个时钟周期，进而比较产生的空标志也差了一个时钟周期，最终造成两个FIFO输出结果的不对齐，体现在图2中的pkt_data_sync[511:0]和pkt_sideband_sync[11:0]会有可能的一拍差别，而且这个差别是不确定性的，制造时不同的芯片会有不同的行为，导致了下游逻辑比较难处理。

发明内容

针对现有技术中的问题，本申请提供一种FIFO装置以及数据处理系统，以解决由于两个FIFO模块存在时钟漂移而导致FIFO模块在对齐模式下输出不同步以及后端连线复杂的问题。

为了解决上述问题，本申请提供以下技术方案：

本发明第一方面提供一种FIFO装置，包括用于输入第一读地址信号的第一读地址输入端、用于输入第三读地址信号的第三读地址输入端、第一FIFO模块、第二FIFO模块及第一同步模块；

所述第一FIFO模块用于缓存第一数据信号，所述第二FIFO模块用于缓存第二数据信号，输入所述第一FIFO模块的读时钟信号与输入所述第二FIFO模块的读时钟信号存在时钟漂移；

所述第一FIFO模块的读地址信号输入端输入所述第一读地址信号，其中所述第一读地址信号的低N位地址与所述第三读地址信号的地址相同，N为所述第二FIFO模块的地址信号位宽，

所述第一同步模块包括第一读使能信号生成单元、第二读使能信号生成单元以及第四读地址信号生成单元，其中