[发明专利]一种谱型可灵活设计的集成化实时光谱展宽模块

权利要求书

1.一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，包括：种子源、相位调制器驱动信号生成模块、射频功放和相位调制器；

所述相位调制器驱动信号生成模块由FPGA芯片和DAC芯片构成；

所述FPGA芯片包括锁相环单元、数据生成单元、两个并串转换单元；

所述锁相环单元接收所述DAC芯片的数据时钟输出作为所述锁相环单元的参考时钟输入，生成数据生成时钟和数据同步时钟，并将所述数据生成时钟输入所述数据生成单元，将所述数据同步时钟输入所述DAC芯片作为数据时钟输入；

所述数据生成单元根据DAC芯片的采样率和数据生成时钟并行实时生成多个串行化数据，根据DAC芯片双通道的工作模式，将多个串行化数据分为两组，每组内将多个串行化数据拼接为一个数据，将拼接后得到的两个数据分别输入到相应的并串转换单元，经并串转换后输入所述DAC芯片作为数据输入；

所述DAC芯片根据所述数据输入和所述数据时钟输入，将数字信号转化为模拟信号，作为相位调制器的驱动信号。

2.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述FPGA芯片中的各功能单元均通过Verilog HDL硬件语言编程实现。

3.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述锁相环单元用于实现FPGA芯片中各功能单元间的时序同步。

4.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述数据生成单元并行实时生成的串行化数据的个数为：DAC芯片的采样率/数据生成时钟，数据位宽由DAC芯片决定。

5.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述数据生成单元的数据生成方式包括实时运算、预存储并实时控制读取，能够根据需求实现不同的信号生成，从而使得信号的谱型可灵活设计。

6.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述数据生成单元中，每组内将多个串行化数据根据并串转换单元的工作原理拼接为一个数据，每个拼接得到的数据其位宽为对应组串行化数据的位宽乘以串行化数据的个数。

7.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述DAC芯片输出的模拟信号经所述射频功放放大后驱动所述相位调制器。

8.根据权利要求1所述的一种谱型可灵活设计的集成化实时光谱展宽模块，其特征在于，所述相位调制器的光输入端与所述种子源连接，用于接收所述种子源输出的保偏窄线宽连续激光信号，并通过高阶外相位调制的方式对所述种子源输出的保偏窄线宽连续激光信号进行展宽。