[发明专利]一种改善多晶栅覆盖层上附着缺陷的外延方法在审
| 申请号： | 202210097229.6 | 申请日： | 2022-01-27 |
| 公开（公告）号： | CN114496797A | 公开（公告）日： | 2022-05-13 |
| 发明（设计）人： | 陈勇跃;谭俊 | 申请（专利权）人： | 上海华力集成电路制造有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L21/02;H01L29/78 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 戴广志 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 一种 改善 多晶 覆盖层 附着 缺陷 外延 方法 | ||
1.一种改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于，至少包括：
步骤一、提供基底，位于基底上相互间隔的多晶栅；所述多晶栅之间为源漏外延区域；所述源漏外延区域形成有凹槽；
步骤二、在所述凹槽中通过添加HCl气氛外延形成种子层；
步骤三、在所述种子层上通过添加HCl气氛外延形成体层；
步骤四、在所述体层上外延形成帽层；
步骤五、通入HCl作为刻蚀气体，同时原位通入GeH4气氛催化加强刻蚀，使得所述帽层被回刻。
2.根据权利要求1所述的改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于：步骤二通过外延Ge和B形成所述种子层。
3.根据权利要求2所述的改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于：步骤三通过掺杂Ge和B外延形成所述体层。
4.根据权利要求3所述的改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于：步骤三中形成的所述体层中的Ge和B的掺杂浓度大于步骤二中所述种子层中的Ge和B的掺杂浓度。
5.根据权利要求1所述的改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于：步骤三中形成的所述体层中的Ge和B用于同时调控沟道应力场和源漏端电流场的分布。
6.根据权利要求1所述的改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于：步骤四中形成的所述帽层材料为Si。
7.根据权利要求6所述的改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于：步骤四中外延形成所述帽层的过程中取消通入HCl气氛。
8.根据权利要求1所述的改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于：步骤五中通入HCl作为刻蚀气体，同时原位通入GeH4气氛催化加强刻蚀，利用Ge在多晶栅的附着缺陷表面比在帽层表面更容易扩散进内部来加快刻蚀速率。
9.根据权利要求1所述的改善多晶栅覆盖层上附着缺陷的外延方法，其特征在于：步骤五中通入HCl作为刻蚀气体，同时原位通入GeH4气氛催化加强刻蚀提升对源漏区和多晶栅覆盖区缺陷的刻蚀选择比，在回刻帽层时迅速将多晶栅覆盖层处的缺陷消除。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
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H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
