[发明专利]触发单元的设计方法

说明书

本申请公开了触发单元的设计方法。该设计方法包括：在数字电路中分析时钟控制信号的信号延迟；根据时钟控制信号的信号延迟，在多个不同类型的时钟门控电路中选择时钟门控电路；以及将至少一个边沿触发器和选择的时钟门控电路组合成触发单元，其中，多个不同类型的时钟门控电路根据时钟控制信号启用或屏蔽第一时钟信号以产生第二时钟信号，边沿触发器在第二时钟信号的边沿传输数据。该触发单元的设计方法根据时钟控制信号的延迟条件，从多个不同类型的时钟门控电路选择时钟门控电路，不仅可以消除时钟门控电路产生的时钟信号的毛刺，而且可以减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗，适用于任意数量边沿触发器的触发器组。

技术领域

本发明涉及集成电路技术，更具体地，涉及触发单元的设计方法。

背景技术

电子设计自动化软件（EDA）是集成电路的功能设计、综合、验证、物理设计等流程的重要工具。在数字电路设计EDA中，标准单元库是集成电路芯片后端设计过程中的基础部分。采用预先设计好的优化的库单元进行自动逻辑综合和版图布局布线，可以提高设计效率。经过优化的库单元可以提高电路性能和降低功耗。

在集成电路的数字部分中，采用门电路将多个信号经过组合逻辑产生逻辑运算结果，采用边沿触发器存储逻辑运算结果。按照逻辑运算的不同，门电路可以分为与门、或门、非门、与非门、或门、与或门、异或门等。门电路的逻辑运算结果例如是脉冲信号，基于脉冲信号产生与逻辑状态相对应的稳态电平信号。

边沿触发器是具有记忆功能的信息存储器件，用于存储记忆逻辑运算结果。例如，边沿触发器是构成多种时序数字电路模块中的最基本逻辑单元，在数字电路模块中是一种重要的单元电路。参见图1和图2，根据边沿触发器的类型，边沿触发器110在时钟信号的上升沿或下降沿触发，允许输入数据从输入端传输到输出端以获得输出数据。边沿触发器110例如是D型触发器。例如，D型触发器在时钟信号的触发边沿传输数据，在下一次触发边沿前维持数据不变。

边沿触发器的功耗包括静态功耗和动态功耗，其中，静态功耗主要由泄漏电流引起，动态功耗主要由信号翻转功耗引起。边沿触发器的数据信号翻转导致后级组合逻辑产生附加的数据功耗，时钟信号的翻转也会产生边沿触发器自身的时钟功耗。

因此，期望对数字电路EDA标准单元库中的边沿触发器进行优化设计，进一步降低边沿触发器的动态功耗。

发明内容

鉴于上述问题，本发明的目的在于提供触发单元的设计方法，根据时钟控制信号的延迟条件，从多个不同类型的时钟门控电路选择时钟门控电路，以减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗。

根据本发明，提供一种触发单元的设计方法，包括：在数字电路中分析时钟控制信号的信号延迟；根据时钟控制信号的信号延迟，在多个不同类型的时钟门控电路中选择时钟门控电路；以及将至少一个边沿触发器和所述选择的时钟门控电路组合成触发单元，其中，所述多个不同类型的时钟门控电路根据所述时钟控制信号启用或屏蔽第一时钟信号以产生第二时钟信号，所述边沿触发器在所述第二时钟信号的边沿传输数据。

优选地，所述多个不同类型的时钟门控电路包括第一时钟门控电路和第二时钟门控电路中的至少一种，所述第一时钟门控电路和所述第二时钟门控电路至少在所述时钟控制信号从有效状态翻转至无效状态的时钟周期中，将所述第二时钟信号维持为预定电平。

优选地，在所述时钟控制信号维持无效状态的时钟周期中，所述第一时钟门控电路和所述第二时钟门控电路将所述第二时钟信号维持为所述预定电平。

优选地，在所述时钟控制信号从无效状态翻转为有效状态的时钟周期中，所述第一时钟门控电路和所述第二时钟门控电路复制所述第一时钟信号作为所述第二时钟信号。

优选地，在所述时钟控制信号维持有效状态的时钟周期中，所述第一时钟门控电路和所述第二时钟门控电路复制所述第一时钟信号作为所述第二时钟信号。