[发明专利]半导体器件及制造方法

说明书

本发明的实施例提供了一种半导体器件及其制造方法，该方法包括：在衬底上方沉积介电层；在介电层上形成碳纳米管；在碳纳米管上形成伪栅极堆叠件；在伪栅极堆叠件的相反侧上形成栅极间隔件；以及去除伪栅极堆叠件以在栅极间隔件之间形成沟槽。碳纳米管暴露于沟槽。该方法还包括：蚀刻位于碳纳米管下方的介电层的一部分，其中碳纳米管被悬置；形成围绕碳纳米管的替代栅极电介质；以及形成围绕替代栅极电介质的栅电极。

技术领域

本发明的实施例涉及一种半导体器件及其制造方法。

背景技术

半导体行业一直遵循摩尔定律，每两年将每单位面积的晶体管数量增加一倍，这导致在每一代新技术中以更低的功率和更低的成本获得更高的计算性能。然而，随着晶体管尺寸的减小，不需要的短沟道效应(SCE)，诸如漏极感应势垒降低(DIBL)和使晶体管截止所需的较大亚阈值摆幅(SS)变得越来越严重。它严重限制了晶体管的缩放比例。需要新的创新来扩展摩尔定律。

尽管可以通过沟道体厚度的对应减小来减轻SCE。使用3D块状晶体沟道材料(例如，硅、锗和III-V族化合物半导体)的晶体管由于沟道表面附近显著的载流子散射而降低了性能。另外，随着体厚度的减小，由于对体厚度变化的敏感性增加，阈值电压的变化也会迅速增加。

发明内容

根据本发明实施例的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方沉积介电层；在介电层上形成碳纳米管；在碳纳米管上形成伪栅极堆叠件；在伪栅极堆叠件的相反侧上形成栅极间隔件；去除伪栅极堆叠件以在栅极间隔件之间形成沟槽，其中，碳纳米管暴露于沟槽；蚀刻位于碳纳米管下方的介电层的一部分，其中，碳纳米管被悬置；形成围绕碳纳米管的替代栅极电介质；以及形成围绕替代栅极电介质的栅电极。

根据本发明实施例的另一个方面，提供了一种半导体器件，包括：介电层，位于衬底上方；多个碳纳米管，位于介电层的第一部分和第二部分上方并接触介电层的第一部分和第二部分；栅极堆叠件，在介电层的第一部分和第二部分之间延伸。其中，栅极堆叠件包括：栅极电介质，环绕多个碳纳米管的一部分，其中，多个碳纳米管的一部分位于介电层的第一部分和第二部分之间；和栅电极，围绕多个碳纳米管和栅极电介质的组合区域，其中，栅电极包括与组合区域重叠的上部部分和与组合区域重叠的下部部分。

根据本发明实施例的又一个方面，提供了一种半导体器件，包括：衬底，具有顶面；多个碳纳米管，彼此基本平行且间隔开，其中，多个碳纳米管基本对准于同一平面，该平面位于衬底的顶面上方并平行于衬底的顶面；栅极堆叠件；栅极间隔件，位于栅极堆叠件的侧壁上，其中，栅极电介质的第一部分和栅电极的第三部分延伸高于栅极间隔件的底面，并且栅极电介质的第二部分和栅电极的第四部分延伸低于栅极间隔件的底面。栅极堆叠件包括：栅极电介质，包括直接位于多个碳纳米管上方的第一部分和直接位于多个碳纳米管下方的第二部分；和栅电极，包括位于栅极电介质的第一部分上方的第三部分和位于栅极电介质的第二部分下方的第四部分。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1-图6、图7A、图8A、图9-图11和图12A示出根据一些实施例的双栅极碳纳米管晶体管的形成中的中间阶段的立体图。

图7B-图7F示出根据一些实施例的通过去除伪栅极堆叠件形成的沟槽的轮廓。

图8B和图8C示出根据一些实施例的碳纳米管和围绕碳纳米管的栅极电介质的截面图。

图12B示出根据一些实施例的两个双栅极碳纳米管晶体管的栅极的截面图。

图13示出根据一些实施例的双栅极碳纳米管晶体管的立体图。

图14示出根据一些实施例的碳纳米管和对应的栅极堆叠件的截面的立体图。