[发明专利]形成半导体结构的方法

说明书

一种形成半导体结构的方法，半导体结构包括在一基底的上方形成一半导体鳍部、在前述半导体鳍部的上方形成一虚置栅极堆叠、在前述虚置栅极堆叠的上方沉积一介电层，以及选择性的蚀刻前述介电层，使得前述介电层的一顶部部分和一底部部分形成一阶梯式轮廓。此方法还包括去除部分的前述介电层以形成一栅极间隔物，以及之后在与前述栅极间隔物相邻的前述半导体鳍部中形成一源极/漏极部件。

技术领域

本发明实施例内容是有关于一种形成半导体结构的方法，特别是有关于一种使栅极间隔物的顶部厚度小于底部厚度的形成半导体结构的方法，以减少结构性缺陷的形成。

背景技术

半导体集成电路(integrated circuit，IC)产业已经历了快速的成长。集成电路(IC)的材料与设计的技术发展已经创造了集成电路的多个世代，且各个世代具有相较于前一世代更小且更复杂的电路。在集成电路演进的历程中，功能密度(例如单位晶片芯片面积的互连装置数量)已经普遍地增加，同时伴随着几何尺寸的缩小(几何尺寸是指可以使用制程形成的最小部件(或线)的尺寸)。这样的尺寸缩减的过程普遍地可以为提升生产效率与降低相关成本带来了益处。但这样的尺寸缩减也增加了集成电路的制程和制造上的复杂性。

随着集成电路(IC)的技术不断的进步，各种部件之间的间距被缩短以适应对于更高的装置密度的需求。虽然以缩减的长度尺寸形成栅极堆叠(gate stacks)和栅极间隔物(gate spacers)的方法，普遍来说是适当的，但是它们并不是在所有方面都完全地令人满意。例如，缩小的栅极间距可能无意地导致了集成电路装置中的结构缺陷和装置性能受损。因此，需要改进以缩减的长度尺寸形成栅极间隔物的方法。

发明内容

本发明的一些实施例提供一种形成半导体结构的方法，此方法包括在一半导体层(semiconductor layer)的上方形成一虚置栅极堆叠(dummy gate stack)，在前述虚置栅极堆叠的上方形成一间隔层(spacer layer)，以及处理前述间隔层，使得前述间隔层的底部部分具有比间隔层的顶部部分更大的厚度。此方法还包括对前述处理过的间隔层的部分进行蚀刻，使得前述处理过的间隔层的留下部分沿着前述虚置栅极堆叠的侧壁设置，并且之后在与处理过的间隔层的留下部分相邻的前述半导体层中形成一源极/漏极部件(source/drain feature)。

本发明的一些实施例提供一种形成半导体结构的方法，此方法包括在一基底的上方形成一半导体鳍部(semiconductor fin)、在前述半导体鳍部的上方形成一虚置栅极堆叠、在前述虚置栅极堆叠的上方沉积一介电层，以及选择性的蚀刻前述介电层，使得前述介电层的一顶部部分和一底部部分形成一阶梯式轮廓(step profile)。此方法还包括去除部分的前述介电层以形成一栅极间隔物(gate spacer)，以及之后在与前述栅极间隔物相邻的前述半导体鳍部中形成一源极/漏极部件。

本发明的一些实施例提供一种形成半导体结构的方法，此方法包括形成一半导体结构，前述半导体结构包括一虚置栅极堆叠，前述虚置栅极堆叠是设置在从一基底突出的一鳍部的上方；在前述虚置栅极堆叠的上方形成一栅极间隔层(gate spacer layer)；以及处理前述栅极间隔层以形成一阶梯式轮廓，其中前述栅极间隔层的一底部部分是自前述栅极间隔层的一顶部部分延伸。此形成半导体结构的方法还包括对处理后的前述栅极间隔物进行蚀刻，以沿着前述虚置栅极堆叠的一侧壁形成一栅极间隔物(gate spacer)。此形成半导体结构的方法还包括在与前述栅极间隔物相邻的鳍部中形成一源极/漏极部件，并且之后以一金属栅极堆叠(metal gate stack)替换前述虚置栅极堆叠。

附图说明

借由以下的详细描述配合所附图式，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。

图1A和图1B绘示根据本公开的多个实施例，形成一半导体装置的一示例性方法的流程图。