[发明专利]一种基于FPGA的高速Delay-FxLMS滤波器设计方法

权利要求书

1.一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，包括以下步骤：

首先进行DF-DFxLMS直接型延迟滤波-X最小均方算法滤波器设计，DF-DFxLMS滤波器用于音频主动降噪；然后进行TF-RDFxLMS转置型重定时滤波-X最小均方算法滤波器设计，TF-RDFxLMS滤波器用于高吞吐量实现音频主动降噪；最后进行HS-TF-RDFxLMS硬件共享转置形式重定时滤波-X最小均方算法滤波器设计，HS-TF-RDFxLMS滤波器用于低功耗和硬件复杂度实现音频主动降噪。

2.根据权利要求1所述的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述DF-DFxLMS滤波器具体包括：

第一自适应滤波模块，用于实现用于实现N个权值系数与N个输入信号乘法运算，DF-DFxLMS滤波器迭代运算公式是y(n)＝X(n)W^T(n)；y(n)、X(n)、W(n)分别表示为自适应滤波器输出、输入参考信号、滤波器系数向量；

第一误差计算模块，用于实现输出信号与噪声信号减法运算，DF-DFxLMS滤波器误差计算迭代运算公式是e(n-m)＝d(n-m)-y_s(n-m)；e(n-m)、d(n-m)、y_s(n-m)分别表示延迟误差信号、延迟噪声信号、延迟输出信号；n、m分别表示变量、延迟量；

第一权值更新模块，由N个进位加法器组成，用来更新N个权值系数，DF-DFxLMS滤波器权值更新迭代运算公式是

W(n+1)＝W(n)-2μe(n-m)x′(n-m)

μ、x′(n-m)分别步长因子、延迟次级路径信号；

第一次级路径模块，采用LMS算法FIR滤波器进行模型的自适应辨识，来修正LMS算法的误差梯度估计值，DF-DFxLMS滤波器次级路径迭代运算公式是X'(n)＝s(n)*X(n)；

其中s(n)表示次级信号，*表示卷积运算，X'(n)表示滤波后的输入信号。

3.根据权利要求1或2所述的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述TF-RDFxLMS滤波器，为了减小自适应滤波器中寄存器数量，同时最小化重定时电路中的时钟周期，将寄存器最小化应用到电路设计中；

在重定时中实现节点V的输出边所需要的寄存器数目关系式为：

w_r(e)表示重定时后的图G_r中边e的数量，Rv、V分别表示在重定时中实现节点V的输出边所需要的寄存器数目、节点；

在重定时后的电路中，总寄存器的代价关系式为：

COST＝∑Rv。

4.根据权利要求3所述的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述重定时电路，将一个电路G映射到一个重定时的电路G_r，边的权重计算关系式为：

w_r(e)＝w(e)+r(V)-r(U)

其中r(V)是图中每个节点v的值，w(e)是原始图G中边的e的权重，w_r(e)是重定时后的图G_r中边e的数量；

对于重定时图的可行性来说，w_r(e)≥0对于G_r中的所有边e都是必须保持成立的；令e_1,2代表从G₁到G₂的一条边，而e_2,1代表从G₂到G₁的一条边；

从G₁到G₂的每条边都增加k个延时为：

类似地，从从G₁到G₂的每条边e_2,1都减去k个延时为：

将上述过程结合起来并考虑割集的所有边可得：

其中k是重定时电路中延时量，取值范围是0≤k≤1。