[发明专利]一种具有低比导通电阻的SiC MOSFET器件及其制备方法在审
| 申请号： | 202210126895.8 | 申请日： | 2022-02-11 |
| 公开（公告）号： | CN114582975A | 公开（公告）日： | 2022-06-03 |
| 发明（设计）人： | 王俊;张倩;邓高强 | 申请（专利权）人： | 湖南大学 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/423;H01L21/336;H01L29/16;H01L29/167 |
| 代理公司： | 南昌合达信知识产权代理事务所(普通合伙) 36142 | 代理人： | 刘丹 |
| 地址： | 410006 湖*** | 国省代码： | 湖南;43 |
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| 摘要： | |||
| 搜索关键词： | 一种 具有 通电 sic mosfet 器件 及其 制备 方法 | ||
1.一种具有低比导通电阻的SiC MOSFET器件，其特征在于，所述SiC MOSFET器件的结构包括N型重掺杂半导体衬底(1)；形成于所述N型重掺杂半导体衬底(1)之上的N型半导体漂移区(2)和形成于N型半导体漂移区(2)之上的N型半导体漂移区(3)，N型半导体漂移区(2)和N型半导体漂移区(3)的掺杂浓度不等；形成于所述N型半导体漂移区(3)表面的P阱区(8)和JFET区(12)；形成于所述P阱区(8)表面的P型重掺杂半导体体接触区(9)和N型重掺杂半导体源区(10)；形成于所述N型重掺杂半导体源区(10)、P阱区(8)和JFET区(12)之上的包括氧化层(5)和多晶硅(7)的平面栅结构，由所述多晶硅(7)引出栅电极；由所述P型重掺杂半导体体接触区(9)和N型重掺杂半导体源区(10)共同引出源电极，由所述N型重掺杂半导体衬底(1)下表面引出漏电极；
在所述P型重掺杂半导体体接触区(9)和P阱区(8)侧面引入一个包括绝缘介质(11)和导电材料(6)的侧壁，侧壁倾斜一定角度且底部延伸至N型半导体漂移区(3)内的沟槽屏蔽栅结构，屏蔽栅与源电极短接；并在所述沟槽屏蔽栅结构的底部和侧面引入P型掺杂区(4)，所述P型掺杂区(4)位于N型半导体漂移区(2)和N型半导体漂移区(3)内，将沟槽屏蔽栅结构的底部与绝大部分侧壁包围。
2.根据权利要求1所述的一种具有低比导通电阻的SiC MOSFET器件，其特征在于，所述N型半导体漂移区(2)的掺杂浓度大于所述N型半导体漂移区(3)的掺杂浓度。
3.根据权利要求1所述的一种具有低比导通电阻的SiC MOSFET器件的制备方法，其特征在于，包括以下步骤：
选取一SiC N+型衬底(1)并依次外延得到N型半导体漂移区(2)、N型半导体漂移区(3)以及JFET区(4)；形成屏蔽栅沟槽；形成P型掺杂区(4)；形成屏蔽栅结构；形成P阱区(8)；形成多晶硅平面栅结构；形成N型重掺杂半导体源区(10)；形成P型重掺杂半导体体接触区(9)；形成接触电极。
4.根据权利要求3所述的一种具有低比导通电阻的SiC MOSFET器件的制备方法，其特征在于，通过刻蚀形成侧壁倾斜的屏蔽栅沟槽，由于沟槽侧壁倾斜，通过一次或多次离子注入直接形成包围沟槽屏蔽栅结构底部和大部分侧壁的P型掺杂区(4)。
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