[发明专利]延迟锁相环电路、存储器件及时钟同步方法

说明书

本发明实施例公开一种延迟锁相环(DLL)电路、存储器件及时钟同步方法。DLL电路包括：相位比较子电路、控制子电路、延迟子电路以及内部反馈子电路，相位比较子电路用于接收输入时钟信号和反馈时钟信号；比较输入时钟信号和反馈时钟信号的相位差，获得比较结果信号；向控制子电路输出比较结果信号；控制子电路，用于接收比较结果信号和外部输入的模式控制信号；基于模式控制信号选择延迟线的工作模式；在选定的工作模式下，基于比较结果信号生成第一控制信号；向延迟线输出第一控制信号；延迟线用于接收第一控制信号，基于第一控制信号对输入时钟信号进行延时调整，获得第二输出时钟信号。

技术领域

本发明涉及存储器技术领域，尤其涉及一种延迟锁相环(DLL，Delay LockedLoop)电路、存储器件及时钟同步方法。

背景技术

存储器领域，由于存储器芯片，尤其是双倍速率同步动态随机存储器件(DDRSDRAM，Double Data Rate SDRAM)，通常使用DLL电路来实现外部输入的时钟信号与存储器件内部的DQS(或DQ)之间的相位差在预设范围内，以保证数据无误地传输至存储器件，或从存储器件中读取数据。目前的DLL电路的调整策略单一，难以适用不用情况下对于外部输入的时钟信号与DQS(或DQ)之间的相位差的调整。

发明内容

有鉴于此，本发明实施例提供一种DLL电路、存储器件及时钟同步方法，提供多种调整策略，以适用不同情况下的外部输入的时钟信号与DQS(或DQ)之间的相位差的调整。

为达到上述目的，本发明的技术方案是这样实现的：

第一方面，本发明提供一种延迟锁相环DLL电路，包括：相位比较子电路、控制子电路、延迟子电路以及内部反馈子电路，其中；

所述相位比较子电路，用于实时接收外部的输入时钟信号和反馈时钟信号；并比较所述输入时钟信号和所述反馈时钟信号的相位差，获得比较结果信号；向所述控制子电路输出所述比较结果信号；所述反馈时钟信号为第一输出时钟信号经过所述内部反馈子电路转换成与所述输入时钟信号具有相同格式的时钟信号；

所述控制子电路，用于接收所述相位比较子电路输出的所述比较结果信号和外部输入的模式控制信号；基于所述模式控制信号控制所述延迟子电路的工作模式；在选定的工作模式下，基于所述比较结果信号生成第一控制信号；向所述延迟子电路输出所述第一控制信号；

所述延迟子电路，用于接收所述控制子电路输出的所述第一控制信号，基于所述第一控制信号对所述输入时钟信号进行延时调整，获得第二输出时钟信号，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态；

其中，所述第一输出时钟信号和所述第二输出时钟信号均为所述DLL电路的输出，并所述第一输出时钟信号在所述第二输出时钟信号之前。

第二方面，本发明还提供一种存储器件，包含以上所述的延迟锁相环DLL电路。

第三方面，本发明实施例还提供一种时钟同步方法，所述方法包括：

实时接收外部的输入时钟信号和反馈时钟信号；并比较所述输入时钟信号和所述反馈时钟信号的相位差，获得比较结果信号；所述反馈时钟信号为第一输出时钟信号经过转换后与所述输入时钟信号具有相同格式的时钟信号；

接收外部输入的模式控制信号；并基于所述模式控制信号控制所述DLL电路的工作模式；

在选定的工作模式下，基于所述比较结果信号生成第一控制信号；

基于所述第一控制信号对所述输入时钟信号进行延时调整，获得第二输出时钟信号，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态；

其中，所述第一输出时钟信号和所述第二输出时钟信号均为所述DLL电路的输出，并所述第一输出时钟信号在所述第二输出时钟信号之前。