[发明专利]打包数据对齐加计算指令、处理器、方法和系统

说明书

一种处理器包含解码单元，其用来对打包数据对齐加计算指令解码。该指令要指示一个或多个源打包数据操作数的第一集、一个或多个源打包数据操作数的第二集、至少一个数据元素偏移，该第一集要包含第一数据元素，该第二集将包含第二数据元素。运行单元响应于指令要存储结果打包数据操作数，其要包含结果数据元素，各具有利用一对的源打包数据操作数的第一集的数据元素和源打包数据操作数的第二集的数据元素执行的运算的值。运行单元要将至少一个数据元素偏移应用于源打包数据操作数的第一和第二集中的至少对应一个。至少一个数据元素偏移要抵消源打包数据操作数的第一和第二集中每对的数据元素之间的对应的任何缺乏。

技术领域

本文描述的实施例一般涉及处理器。特别地，本文描述的实施例一般涉及具有单指令、多数据（SIMD）架构的处理器。

背景技术

许多处理器具有单指令多数据（SIMD）架构。在SIMD架构中，多个数据元素可被打包在一个寄存器或存储器位置内以作为打包数据或SIMD数据。在打包或SIMD数据中，寄存器或存储器位置的位可以逻辑分成数据元素序列。例如，128位宽的打包数据寄存器可以具有两个64位数据元素、四个32位数据元素、八个16位数据元素或十六个8位数据元素。打包数据或SIMD指令可以用来在打包或SIMD数据的多个数据元素或多对对应数据元素上同时且并行运算。处理器可以响应于打包数据或SIMD指令而具有并行或SIMD运行逻辑（例如，一个或多个SIMD运行单元）来在打包或SIMD数据同时且并行运算。

附图说明

可以通过参考下列描述以及用来图示实施例的附图而最好地理解本发明。在图中：

图1是操作以执行打包数据对齐加计算指令的实施例的处理器的实施例的框图。

图2是执行打包数据对齐加计算指令的实施例的方法的实施例的方块流程图。

图3是图示打包数据对齐加计算操作的第一实施例的框图。

图4是操作以执行打包数据对齐加计算操作的实施例的运行单元的示例实施例的框图。

图5是图示打包数据对齐加计算操作的第二实施例的框图。

图6是图示打包数据对齐加计算操作的第三实施例的框图。

图7是适合于实现本发明的实施例的处理器的详细示例实施例的框图。

图8A是图示有序流水线（pipeline）的实施例和寄存器重命名乱序发出/运行流水线的实施例的框图。

图8B是处理器核的实施例的框图，该处理器核包含耦合于运行引擎单元的前端单元，并且该前端单元和运行引擎单元都耦合于存储器单元。

图9A是单个处理器核连同它到管芯上互连网络的连接以及它的等级2（L2）高速缓存的本地子集的实施例的框图。

图9B是图9A的处理器核的部分的展开图的实施例的框图。

图10是可以具有多于一个核、可以具有集成存储器控制器并且可以具有集成图形的处理器的实施例的框图。

图11是计算机架构的第一实施例的框图。

图12是计算机架构的第二实施例的框图。

图13是计算机架构的第三实施例的框图。

图14是计算机架构的第四实施例的框图。

图15是根据本发明的实施例用来将源指令集中的二进制指令转换成目标指令集中的二进制指令的软件指令转换器的使用的框图。

具体实施方式