[发明专利]FPGA原型设计文件的处理方法、装置、设备及介质

说明书

本发明涉及一种FPGA原型设计文件的处理方法、装置、设备及介质。所述方法包括：获取FPGA原型的设计文件和待调试信号的列表文件；利用第一批处理脚本在设计文件中查询并标记列表文件中的待调试信号；基于列表文件中的待调试信号更新预设约束文件以生成第一约束文件，通过综合工具对第一约束文件、设计文件进行设计综合以生成综合网表；利用综合网表对列表文件中的待调试信号进行筛选以得到未被优化的待调试信号；基于筛选得到的未被优化的待调试信号更新第一约束文件以生成第二约束文件；基于综合网表和第二约束文件执行布局布线以生成布局布线网表，并利用布局布线网表生成FPGA比特流。本发明的方案节省人工成本，缩短调试时间。

技术领域

本发明涉及FPGA原型验证领域，尤其涉及一种FPGA原型设计文件的处理方法、装置、设备及介质。

背景技术

验证伴随于专用集成电路（Application Specific Integrated Circuit，简称ASIC）设计整个过程从定制设计系统规约和代码实现，到最终的网表和后端布局布线等过程，验证工作都一直如影随形，ASIC设计过程中会不断引入风险，在概念阶段到上市的过程都会经过几次转换(如设计规范-代码-综合网表等)，不管哪次转换过程都会或多或少的引入偏差，验证工作就是尽量减少设计过程中存在的风险，保证芯片与系统规约的吻合度，验证在流片(tap-out)前发现设计芯片在概念、功能、实现等方面的错误保证项目开发顺利进行。目前验证是ASIC设计过程中最耗时的一项工作，它会占到设计工作量的50%-70%，成为ASIC设计中最重要的一项工作之一而且随着越来越多的实时数据需要处理，验证要求设计能够在接近芯片实际工作频率下运行，这对验证工作又是一次挑战。

在对ASIC设计进行验证时根据设计的不同段可以将验证分为模块级验证、部件级验证以及系统级验证，在整个验证流程中，在不同的验证阶段需要使用不同的验证技术，每种验证技术在验证流程中都占据不同的地位，在行为级建模至代码，以及代码至网表时，使用形式化验证，在设计进行之初，使用软件模拟或者硬件仿真器等形式，有利于查找设计的设计缺陷，而在设计基本结束的开发末期需要进行足够的测试，应该使用现场可编辑逻辑阵列（Field Programmable Gate Array，简称FPGA）原型验证，从而发现剩余的系统级错误，布局布线后进行静态时序分析等，各验证方法相互补充，形成一个多级验证体系，对于大型的ASIC设计，灵活运用各种验证方法对设计记性全面的验证是保证设计顺利流片的关键因素。

传统的仿真技术已经远远不能满足复杂的ASIC验证对速度的要求，软件仿真器和制定的软件模型非常普及，但是它们已经不能满足用的需求，硬件加速器有比较好的性能，但贵且使用不方便，并且对于具有高速数据处理的一些应用，如MPEG视频处理等，仍然不能达到所需的性能，而现在市面上更加昂贵且使用较为复杂的硬件仿真器，也不能满足现在的ASIC设计的性能需求。

作为传统的ASIC设计片上系统（System on chip，简称SoC）设计的验证环境的前端部分，功能验证的主要方式是软件仿真，各式各样的功能验证的问题之一就是要收集与存储的数据量如果要监视大量的信号会大幅拖慢仿真的速度而且冗长的仿真速度又会导致更大量的数据，软件仿真的主要优势就是对设计有完全的能见度而主要的缺点就是慢，即使在威力强大、高阶工作站上执行，对于当今大型的SoC设计的软件仿真也只能勉强达到几赫兹的仿真速度(也就是说，每秒钟只能有几次设计的实时主系统频率周期)，这表示，软件仿真通常仅适用于设计的一小部分，或者适用于全芯片设计的数十个频率周期而已；但是完全验证现代化的SoC设计需要成千上万甚至数百万的频率周期，这时就需要某种形式的硬件辅助验证，为了解决仿真速度的问题，以及搭建编写测试平台等繁琐的问题。