[发明专利]用于FPGA的以太网五元组快速匹配查找方法及装置

说明书

本申请实施例提供一种用于FPGA的以太网五元组快速匹配查找方法及装置，方法包括：由FPGA的硬核或软核将按照二分匹配查找算法的地址排序好的数据写入查找表表项汇总，将FPGA的BRAM资源地址与所述查找表表项地址建立对应关系，其中，所述查找表表项包含用于模糊查找的掩码；截取得到IP数据包中的五元组关键字，根据所述五元组关键字与所述查找表表项中的数据对所述IP数据包进行二分匹配查找操作；本申请能够在硬件层面实现IP数据包的匹配查找，大幅提高IP数据包匹配查找速度。

技术领域

本申请涉及通信技术领域，具体涉及一种用于FPGA的以太网五元组快速匹配查找方法及装置。

背景技术

以太网五元组匹配是现代网络通信的基础组成部分，在IP通信网络中不可或缺的一部分。尤其在网络安全、负载均衡、隧道网络和三层交换领域中扮演重要角色。由于IP数据包的不连续和无规律的特性，在对IP包的来源和目的进行分类处理的时候，往往需要对每一个IP包都进行匹配识别，以得到针对该数据包的处理策略。

随着时代的发展进步，网络速度越来越快，分布式集群和边缘计算的部署，对现有的网络安全和负载均衡技术提出了新的挑战。在这些应用中都包含对IP数据包的过滤、分发、整合和处理，它们都离不开对IP包的匹配查找。其中的IP包匹配查找模块多是运行在CPU上的软件程序，受限于CPU的性能和机制，在处理高并发高频次的IP数据包时往往不能达到接口的实际带宽，且对于不同长度的IP数据包有着不同的处理性能。而造成业务负载的不均衡和处理资源的浪费。

具体的，传统CPU实现的IP数据包匹配查找算法，受限于CPU的性能和处理机制，无法对IP数据包实现流式处理，且由于CPU的输入输出特性导致在一定时间内只能处理固定数量的数据包，在链路上传输的都是解决MTU的数据包时，该模块可以达到接口线速度处理，而处理接近以太网最短包长64字节的数据包时，由于单位时间处理的数据包数量一定，从而导致数据速率远远达不到接口的线速度。总结下来，现有的CPU实现的IP数据包匹配查找算法主要存在的技术问题为：

(1)软件的IP匹配查找算法效率不高，无法应对现在的网络速率需求，且小包的处理速度远远达不到大包的处理速度，无法实现负载均衡。

(2)软件的IP匹配查找算法需要依赖于操作系统、DDR等硬件，导致能耗比不高，CPU和操作系统的空转造成能源的浪费。

(3)由于存在操作系统的启动时间，导致软件IP匹配查找的部署需要等待服务器的开机时间。

发明内容

针对现有技术中的问题，本申请提供一种用于FPGA的以太网五元组快速匹配查找方法及装置，能够在硬件层面实现IP数据包的匹配查找，大幅提高IP数据包匹配查找速度。

为了解决上述问题中的至少一个，本申请提供以下技术方案：

第一方面，本申请提供一种用于FPGA的以太网五元组快速匹配查找方法，包括：

由FPGA的硬核或软核将按照二分匹配查找算法的地址排序好的数据写入查找表表项汇总，将FPGA的BRAM资源地址与所述查找表表项地址建立对应关系，其中，所述查找表表项包含用于模糊查找的掩码；

截取得到IP数据包中的五元组关键字，根据所述五元组关键字与所述查找表表项中的数据对所述IP数据包进行二分匹配查找操作。

进一步地，所述二分匹配查找操作包括：

使用两个寄存器组来分别存储当前查询的表项地址和步长；

使用当前表项地址去查找表中读取表项进行比较；

根据比较结果和查找表生成方式确定状态机下一跳的方向，并根据所述步长与当前表项地址完成下一跳操作。

第二方面，本申请提供一种用于FPGA的以太网五元组快速匹配查找装置，包括：