[发明专利]一种带有死区控制功能的自举电荷泵

权利要求书

1.一种带有死区控制功能的自举电荷泵，包含自举电荷泵主体电路，浮动电源轨电路，死区控制电路，

所述自举电荷泵主体电路包括电压源V1、浮动电源轨(Floating Rail)、死区控制模块(Dead Time Control)、负载(LOAD)、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第一电容C1、第二电容C2、第一二极管D1、第二二极管D2、第三二极管D3、第四二极管D4；

其中，M1的栅极接时钟CLK_AVDD，其漏极与D3的阴极、M2的漏极和M3的栅极互连，源极接地AGND；

M2的栅极接高侧时钟CLK_PG_VDDL，其源极连接浮动电源轨VDDL；

M3的漏极与M4的源极和负载LOAD的正端互连，其源极与D3的阳极、C2的负极板互连；

M4的栅极与D4的阴极连接，其漏极接功率电源PVDD；

负载LOAD的负端接功率地PGND；

D1的阳极接电源V1，其阴极与C1的正极板和D2的阳极互连；

D2的阴极与C2的正极板、D4的阳极、高侧电源轨VDDH互连；

C1的负极板接时钟CLK_AVDD；

所述浮动电源轨电路模块包括第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4；第三电容C3；第五二极管D5、第六二极管D6；

其中，M5的栅极分别与M6的漏极、R1的一侧、D5的阴极、M8的栅极互相连接，M5的漏极与M6的源极、M7的源极、R1的另一侧、VDDH脚相互连接，M5的源极分别与M8的源极、R1的一侧、D6的阴极、C3的一侧、M9的源极、M16的源极、M17的源极、VDDL脚相互连接；

M6的栅极与M7的栅极和漏极、M8的漏极相互连接；

M9的栅极分别与M10的栅极、M11的栅极、M12的栅极、M13的栅极和漏极、M14的漏极、M15的栅极相互连接，M9的漏极与M10的源极相连；

M10的漏极与M11的源极相连；

M11的漏极与M12的源极相连；

M12的漏极与M13的源极相连；

M14的栅极分别与M20的漏极、M22的栅极、M23的栅极、R2的一侧相互连接，M14的源极分别与M15的源极、M24的衬底、M25的衬底、C3的另一侧、D5的阳极、D6的阳极、浮动地VSSL相互连接；

M15的漏极分别与M16的栅极、M17的栅极、M19的漏极、R3的一侧相互连接；

M16的漏极与M18的源极相连；

M17的漏极与M19的源极相连；

M18的栅极分别与M19的栅极、R3的另一侧相连，M18的漏极分别与R2的另一侧、M20的栅极、M21的栅极相互连接；

M20的源极与M22的漏极相连；

M21的源极与M23的漏极相连；

M22的源极分别与M24的栅极、漏极、源极相互连接；

M23的源极与R4的一侧相连；

M25的栅极分别与其漏极、源极、R4的另一侧相互连接；

所述死区控制电路包括第二十六MOS管M26、第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32、第三十三MOS管M33、第三十四MOS管M34、第三十五MOS管M35、第三十六MOS管M36、第三十七MOS管M37、第三十八MOS管M38、第三十九MOS管M39、第四十MOS管M40、第四十一MOS管M41、第四十二MOS管M42、第四十三MOS管M43、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第一施密特触发器SCH1、第二施密特触发器SCH2、第三施密特触发器SCH3、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第十六反相器INV16、第十七反相器INV17、第十八反相器INV18、第十九反相器INV19、第二十反相器INV20、第二十一反相器INV21、第一同相驱动器DRV1、第二同相驱动器DRV2、第一或非门NOR1、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第一延迟单元delay1、第二延迟单元delay2；

其中M26的栅极分别与M27的漏极、M29的源极相互连接，M26的源极分别与M27的源极、M32的源极、M33的源极、M38的源极、M39的源极、R5的一侧、R6的一侧、VDDL脚相互连接，M26的漏极分别与M27的栅极、M28的源极、SCH1的输入侧相互连接；

M28的栅极分别与M29的栅极、M34的栅极、M35的栅极、VSSL脚相互连接，M28的漏极与M30的漏极相连；

M29的漏极与M31的漏极相连；

M30的栅极与INV17的输出侧、INV18的输入侧、CLK脚相连，M30的源极分别与M31的源极、M36的源极、M37的源极、M42的源极、M43的源极、R7的一侧、R8的一侧、模拟地AGND脚相互连接；

M31的栅极与INV18的输出侧、CLKB脚相连；

M32的栅极分别与M33的漏极、M35的源极、R6的另一侧、SCH2的输入侧相互连接，其漏极分别与M33的栅极、M34的源极、R5的另一侧相互连接；

M34的漏极与M36的漏极相连；

M35的漏极与M37的漏极相连；

M36的栅极与CLK_AVDD相连；

M37的栅极与CLKB_AVDD相连；

M38的栅极分别与INV4的输出侧、CLKB_PG_VDDL脚相连，M38的漏极与M40的漏极相连；

M39的栅极分别与INV4的输入侧、DRV1的输出侧、CLK_PG_VDDL脚相互连接，M39的漏极与M41的漏极相连；

M40的栅极分别与M41的栅极、AVDD脚相连，M40的源极分别与M42的漏极、M43的栅极、R7的另一侧、SCH3的输入侧相互连接；

M41的源极分别与M42的栅极、M43的漏极、R8的另一侧相互连接；

SCH1的输出侧与INV1的输入侧相连；

SCH2的输出侧与INV5的输入侧相连；

SCH3的输出侧与INV7的输入侧相连；

INV1的输出侧与INV2的输入侧相连；

INV2的输出侧与NOR1的一侧输入端相连；

INV3的输入侧与NOR1的输出侧相连，INV3的输出侧与DRV1的输入侧相连；

INV5的输入侧与SCH2的输出侧相连，INV5的输出侧与INV6的输入侧相连；

INV6的输出侧与NOR1的另一侧输入端相连；

INV7的输入侧与SCH3的输出侧相连，INV7的输出侧与INV8的输入侧相连；

INV8的输出侧与NAND1的一侧输入端相连；

INV9的输入侧与INV21的输出侧、CLK_B相连，INV9的输出侧与INV10的输入侧相连；

INV10的输出侧与NAND1的另一侧输入端相连；

INV11的输入侧与NAND1的输出侧相连，INV11的输出侧与DRV2的输入侧相连；

INV12的输入侧与DRV2的输出侧相连；

INV14的输入侧分别与NAND2的一侧输入端、PWM脚相连，INV14的输出侧与NAND3的一侧输入端相连；

INV15的输入侧与NAND2的输出侧相连，INV15的输出侧与delay1的输入侧相连；

INV16的输入侧与delay1的输出侧相连，INV16的输出侧分别与INV17的输入侧、NAND3的另一侧输入端相连；

INV19的输入侧与NAND3的输出侧相连，INV19的输出侧与delay2的输入侧相连；

INV20的输入侧与delay2的输出侧相连。