[发明专利]半导体结构的形成方法

说明书

一种半导体结构的形成方法，包括提供一种半导体构件包括从一基底突出的一装置鳍部；在装置鳍部的上方形成一虚置栅极堆叠；在装置鳍部和虚置栅极堆叠的上方形成第一间隔物；在第一间隔物上方形成一第二间隔物；形成与第二间隔物相邻的一介电部件；以及用一金属栅极堆叠替换虚置栅极堆叠。在替换虚置栅极堆叠之后，此方法是去除第二间隔物，从而在第一间隔物与介电部件之间形成一气隙，且气隙环绕装置鳍部。之后，此方法是在第一间隔物和介电部件的上方形成一密封层，从而密封气隙。

技术领域

本发明实施例内容是有关于一种半导体结构的形成方法及其形成结构，特别是有关于一种形成气隙以使制得的半导体结构的寄生电容降低的方法及其形成结构，以增进应用装置的性能。

背景技术

半导体集成电路(integrated circuit，IC)产业已经历了快速的成长。集成电路(IC)的材料与设计的技术发展已经创造了集成电路的多个世代，且各个世代具有相较于前一世代更小且更复杂的电路。在集成电路演进的历程中，功能密度(例如单位芯片面积的互连装置数量)已经普遍地增加，同时伴随着几何尺寸的缩小(几何尺寸是指可以使用制程形成的最小部件(或线)的尺寸)。这样的按照比例缩减尺寸的过程普遍地可以为提升生产效率与降低相关成本带来了益处。但是按照比例缩减尺寸也增加了集成电路的制程和制造上的复杂性。为了实现这些进步，需要在集成电路制程和制造方面进行类似的发展。

随着集成电路技术朝向更小的技术节点发展，设置在主动装置区域之间的介电部件所产生的寄生电容可能对于集成电路装置的整体性能产生严重影响。在一些示例中，当主动装置区域之间的分隔距离减小以满足较小技术节点的设计要求时，较高的寄生电容可能导致较低的装置速度(例如，电阻电容延迟(RC delays))。虽然降低集成电路装置中的寄生电容的方法通常已足以满足其预期目的，但是它们并不是在所有方面都完全地令人满意。

发明内容

本发明的一些实施例提供一种半导体结构的形成方法，此方法包括提供一种半导体构件，包括从一基底突出的一装置鳍部(device fin)；在前述的装置鳍部的上方形成一虚置栅极堆叠(dummy gate stack)；在前述装置鳍部和前述虚置栅极堆叠的上方形成第一间隔物(first spacer)；以及在前述第一间隔物上方形成一第二间隔物(second spacer)，其中前述第二间隔物与前述第一间隔物的组成成分不同。此半导体结构的形成方法还包括形成与前述第二间隔物相邻的一介电部件(dielectric feature)；以及用一金属栅极堆叠(metal gate stack) 替换前述虚置栅极堆叠。在替换前述虚置栅极堆叠之后，根据此半导体结构的形成方法，是去除前述第二间隔物，从而在前述第一间隔物与前述介电部件之间形成一气隙(air gap)，且前述气隙环绕前述装置鳍部。之后，根据此半导体结构的形成方法，是在前述第一间隔物和前述介电部件的上方形成一密封层(sealing layer)，从而密封前述气隙。