[发明专利]基于8T-SRAM单元的多位矢量-矩阵乘积运算器

说明书

本发明公开了一种基于8T‑SRAM单元的多位矢量‑矩阵乘积运算器，包括：行多通道数字模拟转换器、运算阵列、SRAM位读写电路、SRAM行选择电路、列多通道模拟数字转换器和后处理电路；行多通道数字模拟转换器用于将输入数据二进制数转换为相应的电流；运算阵列由M行、N×P列8T‑SRAM单元组成，用于权重矩阵的存储以及输入电流和权重矩阵的乘积运算；列多通道模拟数字转换器用于将所对应第j列的读位线上的输出电流差转换为二进制数D_j；后处理电路用于对D_j进行相应的左移位操作，给予所对应的列单元相应的二进制权重，并将相邻P通道左移位后的输出求和，得到最终矢量输出。本发明无需过多增加单元面积，避免存储电位互相干扰，且能提高神经网络前向传播效率。

技术领域

本发明涉及运算器技术领域，更具体的说是涉及一种基于8T-SRAM单元的多位矢量-矩阵乘积运算器。

背景技术

传统计算机体系结构以冯·诺伊曼架构为主流，将计算单元和数据存储单元分开，需要对数据进行运算的时候，会将数据从数据存储单元中搬运到计算单元中进行相应的运算后，再搬运回数据存储单元。这种架构的优点在于各个功能模块的分工明确，各功能模块可以针对自身定位做专门的优化和技术演进，使各子系统性能不断优化，达到对整个计算系统的改进。数据存储单元根据不同的应用需求发展出了层次化的存储架构，如寄存器、紧耦合存储器、各级缓存以及各种远端大容量存储，并采用不同的技术路线对上述不同类型的存储需求进行优化。冯·诺伊曼架构的问题在于系统中的数据在存储单元和计算单元之前的来回搬运可能成为系统的性能瓶颈，消耗大量的功耗。而人工智能等涉及大批量数据处理的新应用的兴起，更加剧了上述性能瓶颈。

针对上述冯·诺伊曼架构的“内存墙”问题，一种可行的解决方案是引入存内计算，即赋予存储单元一定的计算能力，使部分数据无需被搬运到计算单元即可完成相应的计算操作，从而降低了数据在存储单元和计算单元之间移动的能耗，提高系统性能。

根据存储器所使用工艺的不同，当前存内计算大致可以分为基于SRAM的存内计算、基于闪存的存内计算和基于新型NVM的存内计算等几种。SRAM存储器由于不需要特殊工艺和额外的掩膜版，在数字系统中非常常见，因此值得通过存内计算技术进行优化。

论文“A 64-Tile 2.4-Mb In-Memory-Computing CNN Accelerator EmployingCharge-Domain Compute”介绍了一种基于SRAM的存内计算实现CNN(卷积神经网络)运算加速的方法。如图1所示，为了实现所需的存内计算操作，文章在传统6T-SRAM单元的基础上增加了两个晶体管M7和M8，作为存内计算操作所需的开关，将存储二值权重的点位Wnijk和Wbnijk连接到单元内新增的一个电容上。根据Wnijk和Wbnijk所存储的电位，以及M7和M8的栅极电位的不同，可以实现图1右表中所示的XNOR逻辑，也即1位输入和1位权重的乘积运算，结果暂存在单元内的电容上。随后多个单元的电容被同时连接到底读位线上，综合得到多位乘法结果。但是，该结构存在以下问题：1.存储单元电路复杂，在经典的6晶体管SRAM单元(6T-SRAM单元)的基础上增加了较多的器件，甚至包括电容等面积消耗较大的器件，使得单元面积大大增加。2.存内计算操作通常将单元的比特信息存储点位直接同读位线相连，由于在存内计算操作中读位线可能同时连接多个存储单元的存储点位，该操作可能导致多个连接到读位线上的存储电位互相干扰，破坏存储的比特信息。3.在多数基于SRAM单元的存内计算方案中，每个单元仅仅承担二值乘法运算，即乘法的两个操作数都是1位的，对所能应用的神经网络提出了限制条件，即神经网络需要支持1位的权重或网络输入。

因此，如何提供一种不过多增加单元面积，避免存储电位互相干扰，提高神经网络前向传播效率的基于8T-SRAM单元的多位矢量-矩阵乘积运算器是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种基于8T-SRAM单元的多位矢量-矩阵乘积运算器，无需过多增加单元面积，避免存储电位互相干扰，且能提高神经网络前向传播效率。