[发明专利]形成电介质隔离的方法、器件的制备方法、器件及设备

说明书

本发明提供了一种垂直堆叠环栅器件局部形成体电介质隔离的方法，该方法包括：提供一衬底，在衬底上形成鳍结构，环绕堆叠件，环绕堆叠件沿横跨鳍结构；对环绕堆叠件沿第二方向的两侧的鳍结构进行刻蚀，以形成源/漏空腔；并刻蚀掉源/漏空腔底部的衬底的表层，形成衬底凹层；对所述鳍结构沿第二方向的端部的牺牲层进行刻蚀，形成刻蚀空隙；在衬底凹层上形成第一电隔离层，以隔离源/漏空腔和鳍结构下方的衬底的表层；并在刻蚀空隙内形成内间隔层；使得鳍结构底端的衬底的表层和源/漏层隔离，从而避免后续工艺形成的源/漏区与寄生沟道相接触，从而减小源/漏区之间的漏电流，实现减小器件能耗，避免器件性能下降的效果。

技术领域

本发明涉及半导体器件领域，尤其涉及一种形成电介质隔离的方法、器件的制备方法、器件及设备。

背景技术

垂直堆叠环栅(Gate-all-around,GAA)器件由于其优越的沟道控制能力，从而成为5nm及以下节点的主流器件结构。

为了获得更强的单位面积电流驱动能力，GAA器件会选择较为宽的纳米薄片(Nanosheet,NS)作为沟道区域。

由Fin FET转向GAA FET结构，NS下部的寄生沟道的宽度较大(与上层NS的宽度一致)，该寄生沟道由于有着较弱的栅控能力，在较短沟道长度条件下，将会导致源漏之间较大的漏电流，增加器件的能耗，限制沟道长度的进一步缩小；同时导致器件的亚阈值特性如亚阈值摆幅(Sub-threshold swing,SS)与漏致势垒降低(Drain induced BarrierLowering,DIBL)的劣化，导致器件性能下降。

因此，源漏之间存在较大的漏电流问题，成为本行业亟待要解决的技术重点。

发明内容

本发明提供一种形成电介质隔离的方法、器件的制备方法、器件及设备，以解决垂直堆叠环栅(Gate-all-around,GAA)器件的源/漏区之间的较大漏电流的问题。

根据本发明的第一方面，提供了一种垂直堆叠环栅器件局部形成体电介质隔离的方法，该方法包括：

提供一衬底，在所述衬底上形成鳍结构，所述鳍结构包括部分所述衬底，以及在部分所述衬底上间隔堆叠的牺牲层和沟道层；

在所述衬底上形成浅沟槽隔离结构；

在所述鳍结构上形成环绕堆叠件，所述环绕堆叠件沿第一方向横跨所述鳍结构；

对所述环绕堆叠件沿第二方向的两侧的所述鳍结构进行刻蚀，以形成源/漏空腔；并刻蚀掉所述源/漏空腔底部的所述衬底的表层，形成衬底凹层；

对所述鳍结构沿第二方向的端部的所述牺牲层进行刻蚀，形成刻蚀空隙；

在所述衬底上沉积电介质材料；

对所述电介质材料进行刻蚀，从而在所述衬底凹层上形成第一电隔离层，以隔离源/漏空腔和所述鳍结构下方的衬底的表层；并在所述刻蚀空隙内形成内间隔层。

可选的，所述第一电隔离层的高度不高于所述衬底上的第一牺牲层的顶部且不低于所述第一牺牲层的底部；其中，所述第一牺牲层为直接接触所述衬底的所述牺牲层。

可选的，在所述衬底上形成鳍结构具体包括：

在所述衬底上形成第一堆叠件，所述第一堆叠件包括间隔堆叠的牺牲层与沟道层；

对所述第一堆叠件以及所述衬底顶层进行刻蚀，形成鳍结构。

可选的，所述第一牺牲层沿所述第一堆叠件的堆叠方向的厚度大于其他所述牺牲层的厚度。

可选的，在所述衬底上沉积电介质材料之后，所述电介质材料填充所述刻蚀空隙、所述源/漏空腔、所述衬底凹层，且所述电介质材料沿所述第一堆叠件堆叠方向的高度不低于所述鳍结构。