[发明专利]具有结栅极场效应晶体管的基于锗的传感器及其制造方法在审

专利信息
申请号: 202210254472.4 申请日: 2022-03-15
公开(公告)号: CN114883351A 公开(公告)日: 2022-08-09
发明(设计)人: 施俊吉;江欣益;朱怡欣;廖英凯;陈祥麟;黄冠杰 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L27/146 分类号: H01L27/146
代理公司: 北京东方亿思知识产权代理有限责任公司 11258 代理人: 桑敏
地址: 中国台*** 国省代码: 台湾;71
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摘要:
搜索关键词: 具有 栅极 场效应 晶体管 基于 传感器 及其 制造 方法
【说明书】:

本申请公开了具有结栅极场效应晶体管的基于锗的传感器及其制造方法。本文公开了基于锗的传感器。示例性的基于锗的传感器包括锗光电二极管和结型场效应晶体管(JFET),该结型场效应晶体管(JFET)由锗层形成,该锗层在一些实施例中设置在硅衬底中或者在一些实施例中设置在硅衬底上。在锗层和硅衬底之间设置掺杂硅层,该掺杂硅层可以通过原位掺杂外延生长的硅来形成。在锗层位于硅衬底上的实施例中,掺杂硅层设置在锗层和氧化物层之间。JFET具有掺杂多晶硅栅极,并且在一些实施例中,栅极扩散区域设置在锗层中并且在掺杂多晶硅栅极之下。

技术领域

本公开涉及半导体领域,更具体地,涉及具有结栅极场效应晶体管的 基于锗的传感器及其制造方法。

背景技术

电子行业对更小、更快的电子设备的需求不断增加,这些电子设备同 时能够支持更多数量的日益复杂和精密的功能。因此,在半导体工业中, 制造低成本、高性能和低功耗的集成电路(IC)是一种持续的趋势。迄今 为止,这些目标在很大程度上是通过缩小半导体IC尺寸(例如最小特征尺 寸)来实现的,从而提高生产效率并降低相关成本。然而,这种缩放也增 加了半导体制造工艺的复杂性,因此实现IC的持续进步需要半导体制造工 艺和技术的类似进步。

作为一个示例,半导体传感器广泛用于各种应用,以测量物理、化学、 生物和/或环境参数。一些特定类型的半导体传感器包括气体传感器、压力 传感器、温度传感器、以及光学图像传感器等。对于光学图像传感器,暗 电流是性能和可靠性的主要问题。暗电流是在没有光的情况下流动的电流, 可以更一般地描述为存在于光学图像传感器中的泄露电流。在至少一些情 况下,光学图像传感器中使用的各种半导体层之间的界面质量差和/或各种 半导体层的表面质量差可能导致显著的暗电流。光学图像传感器的性能和/ 或可靠性的另一个主要关注点是光学填充因子,其通常指示像素的光敏面 积(例如光电二极管面积)与像素的总面积之比。尽管现有的光学图像传 感器及其制造方法通常足以满足它们的预期目的,但它们并非在所有方面 都完全令人满意。

发明内容

根据本公开的第一方面,提供了一种光敏器件,包括:硅衬底;锗层, 设置在所述硅衬底之上;掺杂硅层,设置在所述硅衬底和所述锗层之间; 第一掺杂区域、第二掺杂区域和第三掺杂区域,设置在所述锗层中,其中, 所述第一掺杂区域设置在所述第二掺杂区域和所述第三掺杂区域之间,所 述第一掺杂区域包括第一型掺杂剂,并且所述第二掺杂区域和所述第三掺 杂区域包括第二型掺杂剂;第四掺杂区域、第五掺杂区域和第六掺杂区域,设置在所述锗层中,其中,所述第四掺杂区域与所述第一掺杂区域和所述 第二掺杂区域之间的第一界面交叠,所述第五掺杂区域与所述第一掺杂区 域和所述第三掺杂区域之间的第二界面交叠,所述第六掺杂区域设置在所 述第一掺杂区域之上并且在所述第四掺杂区域和所述第五掺杂区域之间, 所述第四掺杂区域和所述第五掺杂区域包括所述第一型掺杂剂,并且所述 第六掺杂区域包括所述第二型掺杂剂。多晶硅栅极,设置在所述第六掺杂区域之上,其中,所述多晶硅栅极包括所述第二型掺杂剂;以及第七掺杂 区域,设置在所述锗层中并且在所述多晶硅栅极之下,其中,所述第七掺 杂区域包括所述第二型掺杂剂。

根据本公开的第二方面,提供了一种光敏器件,包括:硅衬底;基于 锗的光电二极管,所述基于锗的光电二极管具有:锗层,所述锗层设置在 所述硅衬底之上,两个第一掺杂区域,所述两个第一掺杂区域具有第一导 电类型并且设置在所述锗层中,两个第二掺杂区域,所述两个第二掺杂区 域具有所述第一导电类型,并且分别设置在所述锗层中并且在所述两个第 一掺杂区域之上,第三掺杂区域,所述第三掺杂区域具有第二导电类型, 并且设置在所述锗层中并且在所述两个第一掺杂区域之上和所述两个第二 掺杂区域之间,以及第四掺杂区域,所述第四掺杂区域具有所述第一导电 类型,并且设置在所述锗层中并且在所述第三掺杂区域之上;掺杂硅层, 所述掺杂硅层设置在所述硅衬底和所述基于锗的光电二极管的所述锗层之 间,并且将所述硅衬底和所述基于锗的光电二极管的所述锗层间隔开;以 及两个掺杂多晶硅栅极,所述两个掺杂多晶硅栅极设置在所述第三掺杂区 域之上,其中,所述第四掺杂区域设置在所述两个掺杂多晶硅栅极之间。

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