[发明专利]一种宽电压域、低抖动时钟分配器电路

说明书

本发明涉及一种宽电压域、低抖动时钟分配器电路，属于时钟分配器电路领域。包括第一信号接收放大器单元、第二信号接收放大器单元、第一无输入输出置“0”单元、第二无输入输出置“0”单元，第一逻辑判定单元、第二逻辑判定单元、分频路径选择与电压域转换单元、第一锁相环单元、第二锁相环单元、电源电压转换电路、输出逻辑电压域转换单元以及LVDS输出列阵；本发明具有输入信号自动检测、宽频带、大电压域、低噪声的特点。

技术领域

本发明属于时钟分配器电路领域，涉及一种宽电压域、低抖动时钟分配器电路，尤其涉及大规模数字时钟领域。

背景技术

在成本、集成度和功耗等方面因素的推动下CMOS工艺技术突飞猛进。高速高精度ADC、时钟同步网络、射频收发等领域对频率合成领域提出越来越高的要求，频率合成器逐渐成为决定电子系统性能的关键模块，在通信、雷达等领域发挥出不可替代的作用。

锁相环(PLL)技术是当前频率合成技术中最重要的手段。典型的锁相环系统包括鉴频检相器、电荷泵、滤波器、压控振荡器、可编程分频器等模块。锁相环的带宽通常在低频噪声与高频噪声的抑制上产生设计折衷，单级CMOS锁相环很难在宽带上实现极低的相位噪声。与此同时大规模电路系统的设计者希望减少电压域使用来规避多电压域干扰与多电源域保护电路，通过增加输入信号路径来提高产品可靠性，因此设计一款宽电压域、宽带低噪声、自动监测输入信号的芯片成为必要。

发明内容

本发明所要解决的技术问题是针对上述技术需求，提供一种适用于CMOS工艺的、满足1.8V/2.5V/3.3V宽电压域供电、输入信号自动检测、相位噪声极低的时钟分配器电路。

为了实现上述目的，本发明采用如下技术方案：

一种宽电压域、低抖动时钟分配器电路，包括第一信号接收放大器单元100、第二信号接收放大器单元200、第一无输入输出置“0”单元300、第二无输入输出置“0”单元400，第一逻辑判定单元500、第二逻辑判定单元600、分频路径选择与电压域转换单元700、第一锁相环单元800、第二锁相环单元900、电源电压转换电路1000、输出逻辑电压域转换单元1100以及LVDS输出列阵1200；第一信号接收放大器单元100和第二信号接收放大器单元200分别对应级联第一无输入输出置“0”单元300和第二无输入输出置“0”单元400，第一无输入输出置“0”单元300和第二无输入输出置“0”单元400的输出分别对应连接第一逻辑判定单元500和第二逻辑判定单元600的输入，第一逻辑判定单元500和第二逻辑判定单元600的输出同时连接分频路径选择与电压域转换单元700，分频路径选择与电压域转换单元700的输出连接第一锁相环单元800的输入，第一锁相环单元800的输出连接第二锁相环单元900的输入；电源电压转换电路1000为第一锁相环单元800、第二锁相环单元900供电；输出逻辑电压域转换单元1100的输入连接第二锁相环单元900的输出，输出逻辑电压域转换单元1100的输出级联LVDS输出列阵1200。

进一步的，第一信号接收放大器单元100和第二信号接收放大器单元200均包括第一电阻101、第二电阻102、第一晶体管103、第二晶体管104和第三晶体管105；第一电阻101与第二电阻102的一端均连接Vdd1，另一端分别对应连接第一晶体管103和第二晶体管104的漏极；第一晶体管103和第二晶体管104的栅极分别对应连接正向信号输入端和反向信号输入端，源极共同连接第三晶体管105的漏极；第三晶体管105的栅极连接V_BIAS1，源极接地；第二晶体管104的漏极连接本单元的信号输出端。

进一步的，第一信号接收放大器单元100和第二信号接收放大器单元200采用3.3V耐压晶体管设计，使用3.3V、2.5V或8V供电。