[发明专利]半导体装置

说明书

提供了一种半导体装置。所述半导体装置包括：基底，包括形成有单元区域的第一区域和形成有核心‑外围区域的第二区域；栅极堆叠件，位于基底的第二区域上，栅极堆叠件包括包含氧化物的第一栅极绝缘膜、位于第一栅极绝缘膜上的包括铪的第二栅极绝缘膜、位于第二栅极绝缘膜上的包括镧和氮化钛的第一电极、位于第一电极上的第二电极；栅极堆叠绝缘膜，接触栅极堆叠件的侧表面和顶表面；杂质区域，具有设置在基底的第二区域中位于栅极堆叠件的至少一侧上的堆垛层错；氮化硅膜，覆盖杂质区域的上表面，氮化硅膜与栅极堆叠绝缘膜接触；以及接触件，穿过氮化硅膜延伸至杂质区域。

本申请是申请日为2019年3月7日、申请号为201910171174.7、题为“制造半导体装置的方法”的专利申请的分案申请。

技术领域

本公开总体上涉及电子学领域，更具体地，涉及一种制造半导体装置的方法。

背景技术

集成电路装置可以在其中包括数百万或数十亿个晶体管。晶体管可以作为开关操作以允许电荷载流子(例如，电子)在导通时流动并且防止电荷载流子在截止时流动。晶体管的性能会受电荷载流子迁移率的影响。电荷载流子迁移率是表示电荷载流子随着电场的存在而移动的速度的标准。如果电荷载流子迁移率增大，则可以为晶体管的较高开关速度提供固定电压，或者可以对相同的开关速度施加较低的电压。

发明内容

根据本发明构思的一些实施例的制造半导体装置的方法可以通过对位于存储器装置(例如，动态随机存取存储器(DRAM))的核心-外围区域中的晶体管应用应力记忆技术(SMT)来增强性能。

根据本发明构思的一些实施例的制造半导体装置的方法可以通过由于在去除栅极间隔件之后执行额外的离子注入工艺减小沟道区的宽度来增强性能。

根据本发明构思的一些实施例，制造半导体装置的方法可以包括：在基底的核心-外围区域上形成栅极结构。基底还可以包括单元区域。所述方法还可以包括在栅极结构的侧壁上形成栅极间隔件；通过执行第一离子注入工艺在基底的核心-外围区域中形成与栅极间隔件相邻的第一杂质区域；去除栅极间隔件；通过执行第二离子注入工艺在基底的核心-外围区域中并且在栅极结构和第一杂质区域之间形成第二杂质区域；在栅极结构、第一杂质区域的上表面和第二杂质区域的上表面上形成应力膜；通过由于执行退火工艺使第一杂质区域和第二杂质区域结晶来形成再结晶区域。

根据本发明构思的一些实施例，制造半导体装置的方法可以包括在基底的核心-外围区域上形成栅极结构。基底还可以包括单元区域。所述方法还可以包括在栅极结构的相对侧壁上形成栅极间隔件；通过执行第一离子注入工艺在基底的核心-外围区域中形成第一杂质区域。每个第一杂质区域可以相邻于栅极间隔件中的相应的栅极间隔件，第一杂质区域可以限定位于基底的核心-外围区域中且位于第一杂质区域之间的第一沟道区，第一沟道区可以具有第一宽度。方法还可以包括：去除栅极间隔件；通过执行第二离子注入工艺在基底的核心-外围区域中形成第二杂质区域；在栅极结构、第一杂质区域的上表面和第二杂质区域的上表面上形成应力膜；通过由于执行退火工艺使第一杂质区域和第二杂质区域结晶来形成再结晶区域。每个第二杂质区域可以相邻于栅极结构的相对侧壁中的相应侧壁，第二杂质区域可以限定位于基底的核心-外围区域中且位于第二杂质区域之间的第二沟道区，第二沟道区可以具有比第一宽度窄的第二宽度。