[发明专利]半导体结构及其制备方法、三维存储器

说明书

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，旨在提高三维存储器的良率。半导体结构包括堆叠结构、多个连接部和多个接触部。堆叠结构包括交替层叠的多层栅极层和多层介质层。多个连接部，位于字线连接区；连接部包括远离堆叠结构的第一端面，第一端面呈中空的封闭形状。多个接触部位于字线连接区，一个接触部与一个第一端面接触，且接触部在参考面上的正投影的最大尺寸大于或等于第一端面的宽度。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统和电子设备。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(三维存储器，3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

然而，现有的三维存储器存在良率低的问题，因此，如何提高三维存储器的良率，成为有待解决的技术问题。

发明内容

本公开的实施例提供一种半导体结构及其制备方法、三维存储器，存储系统和电子设备，旨在改善半导体结构中容易出现断路的问题，以提高半导体结构的良率。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构。所述半导体结构包括堆叠结构、多个连接部和多个接触部。

堆叠结构，包括阵列区和字线连接区；所述堆叠结构包括交替层叠的多层栅极层和多层介质层，所述多层栅极层均从所述阵列区延伸至所述字线连接区。

多个连接部，位于所述字线连接区；一层栅极层与至少一个连接部连接；所述连接部包括远离所述堆叠结构的第一端面，所述第一端面呈中空的封闭形状。

多个接触部，位于所述字线连接区，一个接触部与一个所述第一端面接触，且所述接触部在参考面上的正投影的最大直线尺寸大于或等于所述第一端面的宽度，所述参考面平行于所述栅极层，所述第一端面的宽度为所述第一端面的内边界与外边界之间的间距。

在本公开的上述实施例提供的半导体结构中，接触部在参考面上的正投影的最大直线尺寸大于或等于第一端面的宽度。也即，在接触部在参考面上的正投影的距离最远的两个点之间的连线的长度较大。这样，在堆叠结构中的堆叠层数较多，膜层之间的形变应力较大的情况下，在接触部在参考面上的正投影的距离最远的两个点之间的连线所在的方向上，连接部可以具有较大的可移动范围，在可移动范围内，连接部均保持与接触部接触。从而，改善了半导体结构中容易出现断路的问题，提高了半导体结构的良率，进而提高了采用该半导体结构的三维存储器的良率。同时，这样设置也为半导体结构中堆叠结构中的堆叠层数的增加提供了便利。

可以理解，接触部在参考面上的正投影的最大直线尺寸大于或等于第一端面的宽度，从而使得接触部的尺寸较大，接触部的工艺窗口较大，接触部的制备过程更加简单。

在一些实施例中，所述接触部穿过所述第一端面的内边界和外边界。

在一些实施例中，所述第一端面包括沿周向设置的第一子端面和第二子端面，所述接触部穿过所述第一子端面的内边界和外边界，以及所述第二子端面的内边界和外边界。

在一些实施例中，所述第一端面呈环形；所述接触部在所述参考面上的正投影呈矩形。

在一些实施例中，所述连接部包括相互连接的第一部分和第二部分，所述第一部分与所述栅极层同层且连接，所述第二部分向垂直于所述栅极层，且远离所述第一部分的方向延伸，以穿过部分所述堆叠结构，暴露出所述第二部分远离所述堆叠结构的端面，所述第二部分远离所述堆叠结构的端面为所述第一端面。