[发明专利]使用光掩模制造半导体器件的方法

说明书

本申请涉及使用光掩模制造半导体器件的方法。在制造半导体器件的方法中，在EUV扫描仪中，对形成在半导体衬底上方的光致抗蚀剂层执行使用EUV掩模的EUV光刻操作。在EUV光刻操作之后，从EUV扫描仪的掩模台卸载EUV掩模。EUV掩模被置于低于大气压的减压下。在该减压下以100℃至350℃的范围内的第一温度加热EUV掩模。在加热之后，EUV掩模被储存在掩模储料器中。

技术领域

本公开总体涉及半导体技术领域，更具体地涉及使用光掩模制造半导体器件的方法。

背景技术

随着半导体工业发展到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战变得更大。IC材料和设计的技术进步产生了几代IC，每一代的电路都比上一代更小且更复杂。在IC演进过程中，功能密度(即每芯片面积互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。这种按比例缩小也增加了加工和制造IC的复杂性。光刻操作是半导体制造工艺中的关键操作之一。光刻技术包括紫外光刻、深紫外光刻和极紫外光刻(EUVL)。光掩模是光刻操作中的重要组成部分。制造和保持没有可解决缺陷的光掩模至关重要。

发明内容

根据本申请的一方面，提供一种制造半导体器件的方法，包括：在EUV扫描仪中，使用EUV掩模对形成在半导体衬底上方的光致抗蚀剂层执行EUV光刻操作；在所述EUV光刻操作之后，从所述EUV扫描仪的掩模台卸载所述EUV掩模；将所述EUV掩模置于低于大气压的减压下；在所述减压下以100℃至350℃的范围内的第一温度加热所述EUV掩模；以及在所述加热之后，将所述EUV掩模储存在掩模储料器中。

根据本申请的另一方面，提供一种制造半导体器件的方法，包括：在EUV光刻装置中使用EUV掩模执行EUV光刻操作；在所述EUV光刻操作之后，从所述EUV光刻装置的掩模台卸载所述EUV掩模；在低于大气压的减压下以100℃至350℃的范围内的第一温度加热所述EUV掩模；以及在所述加热之后，将所述EUV掩模储存在掩模储料器中，其中在所述加热期间监测来自所述EUV掩模的逸气。

根据本发明的又一方面，提供一种制造半导体器件的方法，包括：在EUV光刻装置中使用EUV掩模执行EUV光刻操作；在所述EUV光刻操作之后，从所述EUV光刻装置的掩模台卸载所述EUV掩模；在低于大气压的减压下以100℃至350℃的范围内的第一温度加热所述EUV掩模；以及在所述加热之后，将所述EUV掩模储存在掩模储料器中，其中所述EUV掩模包括：衬底；反射层，包括多层Si和Mo并被布置在所述衬底上方；被布置在所述反射层上方的一个或多个中间层；以及被布置在所述一个或多个中间层上方的吸收体层，其中，所述吸收体层包括多个虚设图案，所述多个虚设图案的尺寸低于EUV光刻的分辨率极限，并且在所述多个虚设图案的底部，所述一个或多个中间层之一被暴露。

附图说明

当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理解本公开。要强调的是，根据行业的标准做法，各种特征不是按比例绘制的，而是仅用于说明目的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1示出了极紫外光刻工具。

图2A示出了极紫外光刻工具的简化示意图，并且图2B示出了极紫外光刻工具的细节的示意图。

图3是反射掩模的截面图。

图4是图示出根据本公开的实施例的处理光掩模的方法的流程图。

图5示出了根据本公开的实施例的加热光掩模的效果。

图6示出了根据本公开的实施例的光掩模加热装置的示意图。

图7示出了根据本公开的实施例的EUV光刻系统的示意图。

图8示出了根据本公开的实施例的EUV光刻系统的示意图。