[发明专利]用于SAR型模数转换器的逻辑控制电路、SAR型模数转换器

权利要求书

1.一种用于SAR型模数转换器的逻辑控制电路，其特征在于，包括2个或2个以上数量的逻辑模块串联；

其中位于所述逻辑模块串联中首位的逻辑模块的触发信号(D_i)是与第一时钟控制信号相连接，而所述串联中的逻辑模块的触发信号(D_i)则是与其前位串联相接的逻辑模块的第一输出信号(S)相连接；

其中每个所述逻辑模块的控制信号用于分别与第二时钟控制信号第三时钟控制信号相连接；每个所述逻辑模块的输入信号用于与所述SAR型模数转换器比较器输出(V_OUTP)相连接；每个所述逻辑模块的第二输出信号(D_i·V_ref)用于与所述SAR型模数转换器的数模转换器的电容下极板相连接。

2.根据权利要求1所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，所述逻辑模块包括时序控制单元和锁存单元；

其中所述时序控制单元的输入端包括所述触发信号(Di)和所述第三时钟控制信号其输出端包括所述第一输出信号(S)和锁存单元的控制信号(SC)；

所述锁存单元的输入端包括所述第二时钟控制信号所述控制信号(SC)和输入信号(VOUTP)，其输出端包括所述第二输出信号(D_i·V_ref)。

3.根据权利要求2所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，每个所述时序控制单元均包括第一NMOS管(M_N1)、第二NMOS管(M_N2)、第三NMOS管(M_N3)、第四NMOS管(M_N4)、第一PMOS管(M_P1)、第二PMOS管(M_P2)、第三PMOS管(M_P3)、第四PMOS管(M_P4)、第五PMOS管(M_P5)及第一反相器；

所述第一NMOS管(M_N1)的栅极与所述第三PMOS管(M_P3)的栅极相连并连接所述第三时钟控制信号其源极与所述第二NMOS管(M_N2)的漏极相连，其漏极与所述第一PMOS管(M_P1)的漏极相连并连接所述第三NMOS管(M_N3)的栅极和所述第二PMOS管(M_P2)的栅极；

所述第二NMOS管(M_N2)的栅极与所述第一PMOS管(M_P1)的栅极相连并连接所述第一时钟控制信号其源极接地(GND)，其漏极与所述第一NMOS管(M_N1)的源极相连；

所述第三NMOS管(M_N3)的栅极与所述第二PMOS管(M_P2)的栅极相连并连接所述第一NMOS管(M_N1)的漏极，其源极接地(GND)，其漏极与所述第三PMOS管(M_P3)的漏极、所述第四NMOS管(M_N4)的栅极及所述第五PMOS管(M_P5)的栅极相连；

所述第四NMOS管(M_N4)的栅极与所述第五PMOS管(M_P5)的栅极相连并连接所述第三NMOS管(M_N3)的漏极，其源极接地(GND)，其漏极与所述第五PMOS管(M_P5)的漏极相连并作为所述锁存单元的控制信号(SC)；

所述第一PMOS管(M_P1)的栅极与所述第二NMOS管(M_N2)的栅极相连并连接所述第一时钟控制信号其源极接电源(VDD)，其漏极与所述第一NMOS管(M_N1)的漏极相连；

所述第二PMOS管(M_P2)的栅极与所述第三NMOS管(M_N3)的栅极相连，其源极接电源(VDD)，其漏极与所述第三PMOS管(M_P3)的源极相连；

所述第三PMOS管(M_P3)的栅极与所述第一NMOS管(M_N1)的栅极相连并连接所述第三时钟控制信号其源极与所述第二PMOS管(M_P2)的漏极相连，其漏极与所述第三NMOS管(M_N3)的漏极相连；

所述第四PMOS管(M_P4)的栅极与所述第一反相器的输出端相连，其源极接电源(VDD)，其漏极与所述第五PMOS管(M_P5)的源极相连；

所述第五PMOS管(M_P5)的栅极与所述第四NMOS管(M_N4)的栅极相连，其源极与所述第四PMOS管(M_P4)的漏极相连，其漏极与所述第四NMOS管(M_N4)的漏极相连；

所述第一反相器包括第五NMOS管(M_N5)和第六PMOS管(M_P6)，所述第五NMOS管(M_N5)的栅极与所述第六PMOS管(M_P6)的栅极相连，所述第五NMOS管(M_N5)的漏极与所述第六PMOS管(M_P6)的漏极相连，所述第五NMOS管(M_N5)的源极接地(GND)，所述第六PMOS管(M_P6)的源极接电源(VDD)。