[发明专利]电路生成方法及装置、存储介质及电子设备在审
申请号: | 202210391847.1 | 申请日: | 2022-04-14 |
公开(公告)号: | CN114970415A | 公开(公告)日: | 2022-08-30 |
发明(设计)人: | 赵兴昌;徐铭锋 | 申请(专利权)人: | OPPO广东移动通信有限公司 |
主分类号: | G06F30/3312 | 分类号: | G06F30/3312;G06F111/04;G06F115/02;G06F115/08;G06F119/12 |
代理公司: | 深圳市联鼎知识产权代理有限公司 44232 | 代理人: | 刘抗美 |
地址: | 523860 广东*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 电路 生成 方法 装置 存储 介质 电子设备 | ||
1.一种电路生成方法,其特征在于,包括:
获取所述电路中各所述时钟信号之间的时钟关系;
根据所述时钟关系按照预设规则对所述时钟信号进行多维分组得到分组结果;
根据所述分组结果生成电路约束条件,以根据所述电路约束条件生成所述电路。
2.根据权利要求1所述的方法,其特征在于,所述根据所述时钟关系按照预设规则对所述时钟信号进行多维分组得到分组结果包括:
根据所述时钟关系按照预设规则将所述时钟信号分成多个数组,且每个数组中可以包括至少一个集合,所述数组和所述集合满足第一预设条件。
3.根据权利要求2所述的方法,其特征在于,所述时钟关系包括异步检查关系、异步不检查关系、逻辑互斥关系以及物理互斥关系,根据所述时钟关系按照预设规则将所述时钟信号分成多个数组包括:
根据所述异步检查关系、异步不检查关系、逻辑互斥关系以及物理互斥关系中的多种将所述时钟信号分成多个数组。
4.根据权利要求3所述的方法,其特征在于,根据所述异步检查关系、异步不检查关系、逻辑互斥关系以及物理互斥关系中的多种将所述时钟信号分成多个数组包括:
确定各所述时钟信号在所述电路中的归属模块;
根据所述归属模块、所述异步检查关系、所述异步不检查关系、所述逻辑互斥关系以及所述物理互斥关系中的多种将所述时钟信号分成多个数组。
5.根据权利要求2所述的方法,其特征在于,所述时钟关系包括同步关系和非同步关系,所述第一预设条件包括:
各所述时钟信号仅处于一个集合;
每一个集合中的各所述时钟信号的时钟关系为同步关系;
每一个所述数组中的各所述集合之间的时钟关系相同,且均为非同步关系;
不同的数组中相同名称的集合的所有时钟信号的时钟关系均为同步关系;
不同的数组中,名称不同的集合之间的时钟关系为非同步关系。
6.根据权利要求1所述的方法,其特征在于,根据所述分组结果生成电路约束条件,包括:
根据所述分组结果利用转换脚本生成所述电路约束条件。
7.根据权利要求1所述的方法,其特征在于,根据所述电路约束条件生成所述电路包括:
获取所述电路的电路行为描述;
根据所述电路行为描述和所述电路约束条件生成所述电路。
8.一种电路生成装置,其特征在于,包括:
获取模块,用于获取所述电路中各所述时钟信号之间的时钟关系;
分组模块,用于根据所述时钟关系按照预设规则对所述时钟信号进行分组得到分组结果;
生成模块,用于根据所述分组结果生成电路约束条件,以根据所述电路约束条件生成所述电路。
9.一种计算机可读存储介质,其上存储有计算机程序,其特征在于,所述程序被处理器执行时实现如权利要求1至7中任一项所述的电路生成方法。
10.一种电子设备,其特征在于,包括:
一个或多个处理器;以及
存储器,用于存储一个或多个程序,当所述一个或多个程序被所述一个或多个处理器执行时,使得所述一个或多个处理器实现如权利要求1至7中任一项所述的电路生成方法。
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