[发明专利]消除非二进制差分模数转换器亚稳态影响的方法及电路

说明书

本发明公开了一种消除非二进制差分模数转换器亚稳态影响的方法及电路，该电路包括使用同步时钟的非二进制差分模数转换器，用于对输入差分模拟信号进行处理，得到两串非二进制数字码；N进制代码译码器，用于将模数转换器输出的两串非二进制数字码转译成两串N进制数字码；N进制减法器，用于将N进制代码译码器转译出来的两串N进制数字码进行相减操作，得到一串N进制数字码。本发明解决了非二进制差分模数转换器发生亚稳态时，产生的单端数字码出现错码的问题，消除了亚稳态带来的影响，保障了非二进制差分模数转换器的正常功能。

技术领域

本发明属于集成电路技术领域，涉及一种消除非二进制差分模数转换器亚稳态影响的方法及电路。

背景技术

随着无线通信技术和电子科学技术的进步和发展，人们的生活越来越离不开电子设备的辅助。各种便携式电子设备诸如手机，智能手环等已经是人们完成日常工作以及生活所必不可少的设备。而在当今算力越来越快越来越高的数字域世界中，无人驾驶，万物互联等概念的实现需要我们更快地从现实世界这个模拟域中获取更多更全的实时模拟信息。这就对模数转换器芯片(ADC)的性能提出了更高的要求，所以高速高精度低功耗ADC的设计逐渐成为国内外专家学者的研究重点。

然而，随着工艺的进步，CMOS器件工艺的特征尺寸越来越小，工作的电源电压越来越低，高速高精度ADC中的LSB电压也越来越低，使得比较器非常容易受到噪声的影响，导致出现亚稳态情况的增多，从而影响ADC输出码字的正确率，这种情况在使用同步时钟的ADC中更是无法避免。亚稳态的出现会导致ADC的信号-噪声失真比(SNDR)降低，从而严重影响ADC的性能。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种消除非二进制差分模数转换器亚稳态影响的方法及电路，用于解决比较器亚稳态的出现导致的非二进制差分模数转换器的性能下降的问题。

根据本发明的一方面，提供了一种消除非二进制差分模数转换器亚稳态影响的电路，包括：

使用同步时钟的非二进制差分模数转换器，用于对输入差分模拟信号进行处理，得到两串非二进制数字码；

N进制代码译码器，所述N进制代码译码器的输入端与所述非二进制差分模数转换器的输出端耦合，用于将模数转换器输出的两串非二进制数字码转译成两串N进制数字码；

N进制减法器，所述N进制减法器的输入端与所述N进制代码译码器的输出端耦合，用于将N进制代码译码器转译出来的两串N进制数字码进行相减操作，得到一串N进制数字码。

在本发明的较佳实施例中，所述非二进制模数转换器为带冗余位的非二进制差分模数转换器。

在本发明的较佳实施例中，所述非二进制差分模数转换器为16bit SARADC。

在本发明的较佳实施例中，所述N进制代码译码器为N位带符号位代码译码器。优选地，所述N进制代码译码器包括二进制代码译码器，其输入端与使用同步时钟的非二进制差分16bit SARADC的输出端耦合，用于将ADC输出的两串非二进制数字码转译成两串带符号位的二进制数字码。

在本发明的较佳实施例中，所述N进制减法器为N位带符号位减法器。优选地，所述N进制减法器包括二进制减法器，其输入端与二进制代码译码器的输出端耦合，用于将译码器输出的两串带符号位二进制数字码进行相减得到一串带符号位的二进制数字码并进行输出。

根据本发明的另一方面，还提供了一种消除非二进制差分模数转换器亚稳态影响的方法，包括：

S1.通过使用同步时钟的非二进制差分模数转换器将输入的差分模拟信号转换成两串非二进制数字码；

S2.将两串非二进制数字码经过N进制代码译码器转换为两串N进制数字码；

S3.将两串N进制数字码经过N进制减法器进行减法操作得到一串N进制数字码并进行输出。