[发明专利]减少延迟单元的DDR DFE接收电路结构

说明书

本发明公开了一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。本发明有效减少延迟单元的数量和面积，实现节省成本的目的。

技术领域

本发明涉及DDR技术领域，尤其涉及DDR DFE接收电路结构。

背景技术

随着速度的越来越高，现有DDR 尤其DDR5等电路中需要增加判决反馈均衡（DFE）结构，受限于本身的工作速度，DFE通常需要把进来的数据DQ分作奇偶两路【图1中DFE灵敏放大器（DFE sense latch high） 和DFE灵敏放大器（DFE sense latch low）】来分别处理。此处即需要每路各有一个延迟单元（256 step delay line ）1、2来调整DQS 和DQ的时序关系。另一方面，DDR本身的特点，需要差分单元（DIO）过来的时钟信号DQS来对数据DQ采样，产生数据e1p 和o1p，之后又需要把此时钟域的信号e1p和o1p转换为内部时钟（phy_clk）域的信号，方便中央处理器（cpu）等直接处理，此处又需要两个延迟单元3、4对e1p/o1p 采样，经进一步由时钟分频触发器（DFF_CLKDIV）降速后由触发器（DFF）9/7/6/8 产生并行的四路数据。

即需要两个延迟单元来处理数据DQ与DQS的时序关系，还需要两个延迟单元（delay line ）把此数据处理成内部时钟（phy_clk）的信号，四个延迟单元占据了巨大面积。

发明内容

本发明的目的在于提供减少延迟单元的DDR DFE接收电路结构，有效减少延迟单元的数量和面积，实现节省成本的目的。

实现上述目的的技术方案是：

一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，其中，

所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；

所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；

所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；

所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。

优选的，所述触发电路包括：时钟分频触发器以及第一至第九触发器，

所述第一DFE灵敏放大器、第一触发器、第三触发器、第五触发器和第九触发器依次串接；

所述第二DFE灵敏放大器、第二触发器、第四触发器和第八触发器依次串接；

所述第七触发器连接所述第三触发器和第五触发器的相接端；

所述第六触发器连接所述第二触发器和第四触发器的相接端；

所述第一延迟单元连接所述第一触发器；

所述第二延迟单元连接所述第二触发器、第三触发器、第四触发器、第五触发器和时钟分频触发器；

所述时钟分频触发器连接所述第六触发器、第七触发器、第八触发器和第九触发器。

一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、反相器和触发电路，其中，

所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；

所述第一延迟单元通过所述反相器连接所述第二DFE灵敏放大器；

所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；