[发明专利]分栅快闪存储单元及其制备方法

说明书

本发明提供了一种分栅快闪存储单元及其制备方法，包括：衬底；第一分栅结构和第二分栅结构，位于所述衬底上，且均包括第一浮栅、第二浮栅及擦除栅，所述擦除栅覆盖所述第一浮栅的部分顶面，所述第二浮栅覆盖所述第一浮栅的侧面并向上延伸覆盖所述擦除栅的侧面，且所述第二浮栅与所述第一浮栅直接接触；源线层，位于所述第一分栅结构和所述第二分栅结构之间的所述衬底上，且两个所述第二浮栅分别覆盖所述源线层的一个侧面；源区，位于所述源线层下方的衬底内，且与所述源线层电性连接。本发明能够简化互连工艺和制备工艺、降低互连接触电阻及利于缩小分栅快闪存储单元面积。

技术领域

本发明涉及半导体技术领域，尤其涉及一种分栅快闪存储单元及其制备方法。

背景技术

闪存作为一种非易失性存储器，通过改变晶体管或存贮单元的临界电压来控制栅极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，且闪存作为电可擦除且可编程的只读存储器的一种特殊结构，如今已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。

图1为一种分栅快闪存储单元的剖面示意图。请参考图1，源区20’位于擦除栅30’下方的衬底10’中，源区20’和擦除栅30’通过氧化层40’隔离，浮栅50’位于擦除栅30’的两侧，在后续的互连工艺中需要形成贯穿擦除栅30’的源极电连接件(图中未示出)与源区20’电性连接，正由于源极电连接件会贯穿擦除栅30’导致电连接件的接触电阻较大即互连接触电阻较大，并且擦除栅30’需要通过擦除栅电连接件(图中未示出)引出，互连版图较复杂，对互连工艺要求较高。另外，一般在器件结构上要求源区20’和浮栅50’在横向上有一定宽度的重叠作为耦合部分(图中虚框中示出)，耦合部分以保证源区20’和浮栅50’的耦合系数，利于分栅快闪存储单元进行编程，因此为了保证源区20’和浮栅50’在横向上有一定宽度的重叠，浮栅50’的宽度不能太小，使得器件的尺寸难以缩减。

发明内容

本发明的目的在于提供一种分栅快闪存储单元及其制备方法，以简化互连工艺和制备工艺、降低互连接触电阻及利于缩小分栅快闪存储单元面积。

为了达到上述目的，本发明提供了一种分栅快闪存储单元，包括：

衬底；

第一分栅结构和第二分栅结构，位于所述衬底上，且均包括第一浮栅、第二浮栅及擦除栅，所述擦除栅覆盖所述第一浮栅的部分顶面，所述第二浮栅覆盖所述第一浮栅的侧面并向上延伸覆盖所述擦除栅的侧面，且所述第二浮栅与所述第一浮栅直接接触；

源线层，位于所述第一分栅结构和所述第二分栅结构之间的所述衬底上，且两个所述第二浮栅分别覆盖所述源线层的一个侧面；

源区，位于所述源线层下方的所述衬底内，且与所述源线层电性连接。

可选的，所述第一分栅结构和所述第二分栅结构还均包括第一侧墙，所述第一侧墙覆盖所述擦除栅的顶面、所述第一浮栅的剩余顶面及所述第二浮栅靠近所述源线层的侧面，且部分所述第一侧墙位于所述擦除栅和所述第二浮栅之间。

可选的，所述第一分栅结构和所述第二分栅结构还均包括第二侧墙和字线栅，所述第二侧墙覆盖对应的所述第一浮栅及所述擦除栅远离所述源线层的侧面，所述字线栅覆盖对应的所述第二侧墙的表面。

可选的，还包括两个漏区，分别位于每个所述字线栅的外侧的所述衬底内。

可选的，所述源线层的材质包括多晶硅。

本发明还提供了一种分栅快闪存储单元的制备方法，包括：

提供衬底；以及，